- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄362739 > EP1S40F1508C7ES (Altera Corporation) Stratix Device Family Data Sheet PDF資料下載
參數(shù)資料
| 型號(hào)： | EP1S40F1508C7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 38/290頁(yè) |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S40F1508C7ES |
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2–14
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
MultiTrack Interconnect
asynchronous load, and clear signals. An asynchronous clear signal takes
precedence if both signals are asserted simultaneously. Each LAB
supports up to two clears and one preset signal.
In addition to the clear and preset ports, Stratix devices provide a chip-
wide reset pin (
DEV_CLRn
) that resets all registers in the device. An
option set before compilation in the Quartus II software controls this pin.
This chip-wide reset overrides all other control signals.
MultiTrack
Interconnect
In the Stratix architecture, connections between LEs, TriMatrix memory,
DSP blocks, and device I/O pins are provided by the MultiTrack
interconnect structure with DirectDrive
TM
technology. The MultiTrack
interconnect consists of continuous, performance-optimized routing lines
of different lengths and speeds used for inter- and intra-design block
connectivity. The Quartus II Compiler automatically places critical design
paths on faster interconnects to improve design performance.
DirectDrive technology is a deterministic routing technology that ensures
identical routing resource usage for any function regardless of placement
within the device. The MultiTrack interconnect and DirectDrive
technology simplify the integration stage of block-based designing by
eliminating the re-optimization cycles that typically follow design
changes and additions.
The MultiTrack interconnect consists of row and column interconnects
that span fixed distances. A routing structure with fixed length resources
for all devices allows predictable and repeatable performance when
migrating through different device densities. Dedicated row
interconnects route signals to and from LABs, DSP blocks, and TriMatrix
memory within the same row. These row resources include:
■
■
■
■
Direct link interconnects between LABs and adjacent blocks.
R4 interconnects traversing four blocks to the right or left.
R8 interconnects traversing eight blocks to the right or left.
R24 row interconnects for high-speed access across the length of the
device.
The direct link interconnect allows an LAB, DSP block, or TriMatrix
memory block to drive into the local interconnect of its left and right
neighbors and then back into itself. Only one side of a M-RAM block
interfaces with direct link and row interconnects. This provides fast
communication between adjacent LABs and/or blocks without using row
interconnect resources.
The R4 interconnects span four LABs, three LABs and one M512 RAM
block, two LABs and one M4K RAM block, or two LABs and one DSP
block to the right or left of a source LAB. These resources are used for fast
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S20B1508C6ES | Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | Stratix Device Family Data Sheet |
| EP1S30B1508C6ES | Stratix Device Family Data Sheet |
| EP1S40B1508C6ES | Stratix Device Family Data Sheet |
| EP1S60B1508C6ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S40F1508C7N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 4125 LABs 822 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S40F1508I5ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F1508I6ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F1508I7ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F780C5 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 4125 LABs 615 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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