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參數(shù)資料
| 型號： | EP1S40F1508C7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 240/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S40F1508C7ES |
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4–60
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
Timing Model
Skew on Input Pins
Table 4–99
shows the package skews that were considered to get the
worst case I/O skew value. You can use these values, for example, when
calculating the timing budget on the input (read) side of a memory
interface.
PLL Counter & Clock Network Skews
Table 4–100
shows the clock skews between different clock outputs from
the Stratix device PLL.
I/O Timing Measurement Methodology
Different I/O standards require different baseline loading techniques for
reporting timing delays. Altera characterizes timing delays with the
required termination and loading for each I/O standard. The timing
information is specified from the input clock pin up to the output pin of
Table 4–99. Package Skew on Input Pins
Package Parameter
Worst-Case Skew (ps)
Pins in the same I/O bank
50
Pins in top/bottom (vertical I/O) banks
50
Pins in left/right side (horizontal I/O) banks
50
Pins across the entire device
100
Table 4–100. PLL Counter & Clock Network Skews
Parameter
Worst-Case Skew (ps)
Clock skew between two external clock outputs driven
by the same counter
100
Clock skew between two external clock outputs driven
by the different counters with the same settings
150
Dual-purpose PLL dedicated clock output used as I/O
pin vs. regular I/O pin
270
(1)
Clock skew between any two outputs of the PLL that
drive global clock networks
150
Note to
Table 4–100
:
(1)
The Quartus II software models 270 ps of delay on the PLL dedicated clock
output (
PLL6_OUT[3..0]p/n
and
PLL5_OUT[3..0]p/n
) pins both when
used as clocks and when used as I/O pins.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S20B1508C6ES | Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | Stratix Device Family Data Sheet |
| EP1S30B1508C6ES | Stratix Device Family Data Sheet |
| EP1S40B1508C6ES | Stratix Device Family Data Sheet |
| EP1S60B1508C6ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S40F1508C7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 822 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S40F1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F1508I6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F1508I7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S40F780C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 615 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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