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參數資料
| 型號： | EP1S20F1508C5ES |
| 廠商： | Altera Corporation |
| 英文描述： | Phenolic and Plastic Instrument Cases |
| 中文描述： | Stratix系列器件數據手冊 |
| 文件頁數： | 35/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S20F1508C5ES |
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Altera Corporation
July 2005
2–11
Stratix Device Handbook, Volume 1
Stratix Architecture
Figure 2–7. LE in Dynamic Arithmetic Mode
Note to
Figure 2–7
:
(1)
The
addnsub
signal is tied to the carry input for the first LE of a carry chain only.
Carry-Select Chain
The carry-select chain provides a very fast carry-select function between
LEs in arithmetic mode. The carry-select chain uses the redundant carry
calculation to increase the speed of carry functions. The LE is configured
to calculate outputs for a possible carry-in of 1 and carry-in of 0 in
parallel. The
carry-in0
and
carry-in1
signals from a lower-order bit
feed forward into the higher-order bit via the parallel carry chain and feed
into both the LUT and the next portion of the carry chain. Carry-select
chains can begin in any LE within an LAB.
The speed advantage of the carry-select chain is in the parallel pre-
computation of carry chains. Since the LAB carry-in selects the
precomputed carry chain, not every LE is in the critical path. Only the
propagation delay between LAB carry-in generation (LE 5 and LE 10) are
now part of the critical path. This feature allows the Stratix architecture to
implement high-speed counters, adders, multipliers, parity functions,
and comparators of arbitrary width.
data1
data2
data3
LUT
addnsub
(LAB Wide)
clock (LAB Wide)
ena (LAB Wide)
aclr (LAB Wide)
ALD/PRE
ADATA
CLRN
D
Q
ENA
Register chain
connection
LUT
LUT
LUT
Carry-Out1
Carry-Out0
LAB Carry-In
Carry-In0
Carry-In1
(1)
sclear
(LAB Wide)
sload
(LAB Wide)
LUT chain
connection
Register
chain output
Row, column, and
direct link routing
Row, column, and
direct link routing
Local routing
aload
(LAB Wide)
Register Feedback
相關PDF資料 |
PDF描述 |
|---|---|
| EP1S25F1508C5ES | Stratix Device Family Data Sheet |
| EP1S30F1508C5ES | Stratix Device Family Data Sheet |
| EP1S40F1508C5ES | Stratix Device Family Data Sheet |
| EP1S80F1508C5ES | Stratix Device Family Data Sheet |
| EP1S10B1508C7ES | Stratix Device Family Data Sheet |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP1S20F484C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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