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參數(shù)資料
| 型號： | EP1S20F1508C5ES |
| 廠商： | Altera Corporation |
| 英文描述： | Phenolic and Plastic Instrument Cases |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 239/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S20F1508C5ES |
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Altera Corporation
July 2005
4–59
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
Table 4–98
shows the I/O skews when using the same global or regional
clock to feed IOE registers in I/O banks around each device. These values
can be used for calculating the timing budget on the output (write) side
of a memory interface. These values already factor in the package skew.
t
LR_HIO
Across all HIO banks (1, 2, 5, 6); across four similar
type I/O banks
t
TB_VIO
Across all VIO banks (3, 4, 7, 8); across four similar
type I/O banks
t
OVERALL
Output timing skew for all I/O pins on the device.
Notes to
Table 4–97
:
(1)
See
Figure 4–5 on page 4–57
.
(2)
See
Figure 4–6 on page 4–58
.
Table 4–98. Output Skew for Stratix by Device Density
Symbol
Skew (ps)
(1)
EP1S10 to EP1S30
EP1S40
EP1S60 & EP1S80
t
SB_HIO
90
290
500
t
SB_VIO
160
290
500
t
SS_HIO
90
460
600
t
SS_VIO
180
520
630
t
LR_HIO
150
490
600
t
TB_VIO
190
580
670
t
OVERALL
430
630
880
Note to
Table 4–98
:
(1)
The skew numbers in
Table 4–98
account for worst case package skews.
Table 4–97. Output Pin Timing Skew Definitions (Part 2 of 2)
Symbol
Definition
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S25F1508C5ES | Stratix Device Family Data Sheet |
| EP1S30F1508C5ES | Stratix Device Family Data Sheet |
| EP1S40F1508C5ES | Stratix Device Family Data Sheet |
| EP1S80F1508C5ES | Stratix Device Family Data Sheet |
| EP1S10B1508C7ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EP1S20F484C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F484C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F484C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S20F484C7 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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