參數(shù)資料
型號(hào)： EP1C6T240C8ES
廠商： Altera Corporation
英文描述： Cyclone FPGA Family Data Sheet
中文描述： 氣旋的FPGA系列數(shù)據(jù)手冊(cè)
文件頁(yè)數(shù)： 66/104頁(yè)
文件大小： 763K
代理商： EP1C6T240C8ES
3–4
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Figure 3–1
shows the timing requirements for the JTAG signals.
Figure 3–1. Cyclone JTAG Waveforms
Table 3–4
shows the JTAG timing parameters and values for Cyclone
devices.
Table 3–4. Cyclone JTAG Timing Parameters & Values
Symbol
Parameter
Min
Max
Unit
t
JCP
TCK
clock period
100
ns
t
JCH
TCK
clock high time
50
ns
t
JCL
TCK
clock low time
50
ns
t
JPSU
JTAG port setup time
20
ns
t
JPH
JTAG port hold time
45
ns
t
JPCO
JTAG port clock to output
25
ns
t
JPZX
JTAG port high impedance to valid output
25
ns
t
JPXZ
JTAG port valid output to high impedance
25
ns
t
JSSU
Capture register setup time
20
ns
t
JSH
Capture register hold time
45
ns
t
JSCO
Update register clock to output
35
ns
t
JSZX
Update register high impedance to valid output
35
ns
t
JSXZ
Update register valid output to high impedance
35
ns
TDO
TCK
t
JPZX
t
JPCO
t
JPH
t
JPXZ
t
JCP
t
JPSU
t
JCL
t
JCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
t
JSSU
t
JSH
t
JSCO
t
JSXZ
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PDF描述
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