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參數(shù)資料
| 型號： | EP1C6Q324C8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 91/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C6Q324C8ES |
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Altera Corporation
January 2007
4–21
Preliminary
Timing Model
External I/O Delay Parameters
External I/O delay timing parameters for I/O standard input and output
adders and programmable input and output delays are specified by
speed grade independent of device density.
Tables 4–40
through
4–45
show the adder delays associated with column
and row I/O pins for all packages. If an I/O standard is selected other
than LVTTL 4 mA with a fast slew rate, add the selected delay to the
external t
CO
and t
SU
I/O parameters shown in
Tables 4–25
through
4–28
.
Table 4–39. EP1C20 Row Pin Global Clock External I/O Timing Parameters
Symbol
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
t
I
N
SU
2.417
2.779
3.140
ns
t
I
N
H
0.000
0.000
0.000
ns
t
OUTCO
2.000
3.724
2.000
4.282
2.000
4.843
ns
t
XZ
3.645
4.191
4.740
ns
t
ZX
3.645
4.191
4.740
ns
t
I
N
SUPLL
1.417
1.629
1.840
ns
t
I
N
HPLL
0.000
0.000
0.000
ns
t
OUTCOPLL
0.500
1.667
0.500
1.917
0.500
2.169
ns
t
XZPLL
1.588
1.826
2.066
ns
t
ZXPLL
1.588
1.826
2.066
ns
Table 4–40. Cyclone I/O Standard Column Pin Input Delay Adders (Part 1 of 2)
I/O Standard
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
LVCMOS
0
0
0
ps
3.3-V LVTTL
0
0
0
ps
2.5-V LVTTL
27
31
35
ps
1.8-V LVTTL
182
209
236
ps
1.5-V LVTTL
278
319
361
ps
SSTL-3 class I
250
250
278
288
288
320
325
325
362
ps
SSTL-3 class II
ps
SSTL-2 class I
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1C6Q324I6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q324I7ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q324I8ES | Cyclone FPGA Family Data Sheet |
| EP1C6T100C6ES | Cyclone FPGA Family Data Sheet |
| EP1C6T100C7ES | Cyclone FPGA Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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