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參數(shù)資料
| 型號(hào)： | EP1C6Q240C8ES |
| 廠(chǎng)商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 32/104頁(yè) |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C6Q240C8ES |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)當(dāng)前第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)
2–26
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Figure 2–18. Input/Output Clock Mode in True Dual-Port Mode
Note (1)
,
(2)
Notes to
Figure 2–18
:
(1)
All registers shown have asynchronous clear ports.
(2)
Violating the setup or hold time on the address registers could corrupt the memory contents. This applies to both
read and write operations.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
data
A
[ ]
address
A
[ ]
Memory Block
512
×
8
1,024
×
4
2,04
8
×
2
4,096
×
1
Data In
Address A
Write/Read
Ena
b
le
Data O
u
t
Data In
Address B
Write/Read
Ena
b
le
Data O
u
t
clken
A
clock
A
D
ENA
Q
w
ren
A
6 LAB Ro
w
Clocks
q
A
[ ]
6
data
B
[ ]
address
B
[ ]
clken
B
clock
B
w
ren
B
q
B
[ ]
ENA
A
B
ENA
D
Q
ENA
D
Q
ENA
D
Q
D
Q
D
ENA
Q
b
yteena
A
[ ]
Byte Ena
b
le A
Byte Ena
b
le B
b
yteena
B
[ ]
ENA
D
Q
Write
P
u
lse
Generator
Write
P
u
lse
Generator
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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