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參數(shù)資料
| 型號： | EP1C6Q100I7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 42/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C6Q100I7ES |
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2–36
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
External Clock Inputs
Each PLL supports single-ended or differential inputs for source-
synchronous receivers or for general-purpose use. The dedicated clock
pins (
CLK[3..0]
) feed the PLL inputs. These dual-purpose pins can also
act as LVDS input pins. See
Figure 2–25
.
Table 2–8
shows the I/O standards supported by PLL input and output
pins.
For more information on LVDS I/O support, see
“LVDS I/O Pins” on
page 2–54
.
External Clock Outputs
Each PLL supports one differential or one single-ended output for source-
synchronous transmitters or for general-purpose external clocks. If the
PLL does not use these
PLL_OUT
pins, the pins are available for use as
general-purpose I/O pins. The
PLL_OUT
pins support all I/O standards
shown in
Table 2–8
.
The external clock outputs do not have their own V
CC
and ground voltage
supplies. Therefore, to minimize jitter, do not place switching I/O pins
next to these output pins. The EP1C3 device in the 100-pin TQFP package
Table 2–8. PLL I/O Standards
I/O Standard
CLK Input
v
v
v
v
v
v
v
v
v
v
EXTCLK Output
v
v
v
v
v
v
v
v
v
v
v
3.3-V LVTTL/LVCMOS
2.5-V LVTTL/LVCMOS
1.8-V LVTTL/LVCMOS
1.5-V LVCMOS
3.3-V PCI
LVDS
SSTL-2 class I
SSTL-2 class II
SSTL-3 class I
SSTL-3 class II
Differential SSTL-2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EP1C6Q144C6ES | Cyclone FPGA Family Data Sheet |
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| EP1C6Q144C8ES | Cyclone FPGA Family Data Sheet |
| EP1C6T144I7ES | Cyclone FPGA Family Data Sheet |
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參數(shù)描述 |
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