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參數(shù)資料
| 型號： | EP1C6F324I8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 88/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C6F324I8ES |
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4–18
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Tables 4–32
through
4–33
show the external timing parameters on column
and row pins for EP1C4 devices.
Table 4–32. EP1C4 Column Pin Global Clock External I/O Timing
Parameters
Note (1)
Symbol
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
t
I
N
SU
2.471
2.841
3.210
ns
t
I
N
H
0.000
0.000
0.000
ns
t
OUTCO
2.000
3.937
2.000
4.526
2.000
5.119
ns
t
I
N
SUPLL
1.471
1.690
1.910
ns
t
I
N
HPLL
0.000
0.000
0.000
ns
t
OUTCOPLL
0.500
2.080
0.500
2.392
0.500
2.705
ns
Table 4–33. EP1C4 Row Pin Global Clock External I/O Timing
Parameters
Note (1)
Symbol
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
t
I
N
SU
2.600
2.990
3.379
ns
t
I
N
H
0.000
0.000
0.000
ns
t
OUTCO
2.000
3.991
2.000
4.388
2.000
5.189
ns
t
I
N
SUPLL
1.300
1.494
1.689
ns
t
I
N
HPLL
0.000
0.000
0.000
ns
t
OUTCOPLL
0.500
2.234
0.500
2.569
0.500
2.905
ns
Note to
Tables 4–32
and
4–33
:
(1)
Contact Altera Applications for EP1C4 device timing parameters.
相關PDF資料 |
PDF描述 |
|---|---|
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| EP1C6Q100C7ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100C8ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100I6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100I7ES | Cyclone FPGA Family Data Sheet |
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