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參數資料
| 型號： | EP1C6F324I8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數據手冊 |
| 文件頁數： | 82/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C6F324I8ES |
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4–12
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
Table 4–22. IOE Internal Timing Microparameter Descriptions
Symbol
Parameter
t
SU
IOE input and output register setup time before clock
t
H
IOE input and output register hold time after clock
t
CO
IOE input and output register clock-to-output delay
t
PIN2COMBOUT_R
Row input pin to IOE combinatorial output
t
PIN2COMBOUT_C
Column input pin to IOE combinatorial output
t
COMBIN2PIN_R
Row IOE data input to combinatorial output pin
t
COMBIN2PIN_C
Column IOE data input to combinatorial output pin
t
CLR
Minimum clear pulse width
t
PRE
Minimum preset pulse width
t
CLKHL
Minimum clock high or low time
Table 4–23. M4K Block Internal Timing Microparameter Descriptions
Symbol
Parameter
t
M4KRC
Synchronous read cycle time
t
M4KWC
Synchronous write cycle time
t
M4KWERESU
W
rite or read enable setup time before clock
t
M4KWEREH
W
rite or read enable hold time after clock
t
M4KBESU
Byte enable setup time before clock
t
M4KBEH
Byte enable hold time after clock
t
M4KDATAASU
A port data setup time before clock
t
M4KDATAAH
A port data hold time after clock
t
M4KADDRASU
A port address setup time before clock
t
M4KADDRAH
A port address hold time after clock
t
M4KDATABSU
B port data setup time before clock
t
M4KDATABH
B port data hold time after clock
t
M4KADDRBSU
B port address setup time before clock
t
M4KADDRBH
B port address hold time after clock
t
M4KDATACO1
Clock-to-output delay when using output registers
t
M4KDATACO2
Clock-to-output delay without output registers
t
M4KCLKHL
Minimum clock high or low time
t
M4KCLR
Minimum clear pulse width
相關PDF資料 |
PDF描述 |
|---|---|
| EP1C6Q100C6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100C7ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100C8ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100I6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100I7ES | Cyclone FPGA Family Data Sheet |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP1C6Q240C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1C6Q240C6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1C6Q240C7 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1C6Q240C7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1C6Q240C8 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone I 598 LABs 185 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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