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參數(shù)資料
| 型號： | E602204_HD64413A |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SuperH RISC engine Peripheral LSI |
| 中文描述： | SuperH RISC引擎周邊LSI |
| 文件頁數(shù)： | 55/387頁 |
| 文件大?。?/td> | 2469K |
| 代理商： | E602204_HD64413A |
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Rev. 2.0, 09/02, page 35 of 366
5. Others (command fetches, drawing, source referencing, etc.)
To enable these different kinds of processing to be performed in parallel, after performing access
for a fixed period, the Q2SD passes the access control to another source. So if three sources are
requesting access, for example, they will perform accesses alternately.
3.2.2
UGM Access by the CPU
The CPU can access the UGM as part of the memory space for the CPU.
In a write operation, access is possible with a minimum number of wait cycles if there is empty
space in the Q2SD’s built-in 32-byte FIFO buffer.
In a read operation, a number of wait cycles are inserted. The number of wait cycles varies
depending on the relationship between the Q2SD operating clock and the display operating
clock, and the screen size.
The data stored in the FIFO is transferred to the UGM when the rendering start bit in the system
control register (the RS bit in SYSR) is set to 1, when the UGM has not been accessed by the
CPU for 32 tcyc0 or more, when the FIFO is full, or when the UGM is accessed by the CPU.
If a SuperH with MMU is used as the CPU, the UGM should be mapped onto a normal space as
SRAM. Data transfer between the CPU and Q2SD is synchronized with the Q2SD’s system
operating clock.
3.2.3
UGM Access by DMAC
Data in the memory connected to the CPU bus can be transferred between the memory and the
UGM using the DMAC. DMA transfer can be used to transfer display list or image data.
Single address mode or dual address mode can be used in DMA transfers, since UGM memory
addresses are controlled by the Q2SD’s built-in address counter. The address mode is specifiable
as single address mode or dual address mode. However, only cycle-steal mode can be used as the
bus mode. Note that the burst mode is not supported. See section 2.5.3, DMA Writes.
3.2.4
UGM Access by Q2SD
SDRAM can be connected directly to the Q2SD as the UGM. Use of the SDRAM enables the
Q2SD to perform memory access in one-cycle (operating clock).
SDRAMs that can be used for the UGM are those that have a power supply voltage of 3.3 V and
meet the electrical characteristics and the initialization sequence of the Q2SD. When the bus
width of the SDRAM is 16 bits, up to two SDRAMs can be used. The following memory
configurations can be used:
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