參數(shù)資料
型號： E602204_HD64413A
廠商： Mitsubishi Electric Corporation
英文描述： SuperH RISC engine Peripheral LSI
中文描述： SuperH RISC引擎周邊LSI
文件頁數(shù)： 47/387頁
文件大?。?/td> 2469K
代理商： E602204_HD64413A
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Rev. 2.0, 09/02, page 27 of 366
2.5.3
DMA Writes
The CPU can perform write DMA access, using cycle stealing, to the UGM or a Q2SD address-
mapped register (the image data entry register (IDE)). To perform DMA access, DMA transfer
start address, DMA transfer word count, and system control register DMA mode and DMA
address mode settings must be made. After the DMA mode settings are made, the Q2SD dives
the
'5(4
signal low as soon as its preparations are completed. When the DMA controller
receives this signal, it drives the
'$&.
signal low and begins DMA access. DMA access is
performed in word units.
Use a DMA mode setting of B
′
01 (DMA transfer to the UGM) when performing DMA writes
with a YUV mode (YUV2, YUV1, YUV0 in the input data conversion mode register (IEMR))
setting of B
′
000, and a DMA mode setting of B
′
11 (DMA transfer to the image data entry
register (IDER)) when performing DMA writes with a YUV mode setting other than B
′
000.
When DMA address mode bits DAA1 and DAA0 in the system control register (SYSR) are is set
to B
′
00 or B
′
01, transfer is performed using single address transfer timing.
When the DMA address mode (DAA1, DAA0) is set to B
′
10, transfer is performed using dual
address transfer timing. In this case, access to the Q2SD should be performed by driving
'$&.
low.
&6
is ignored. The DMA mode is set to B
′
01 for UGM access, and to B
′
11 for Q2SD
address-mapped register (image data entry register (IDE)) access. Other address-mapped
registers cannot be accessed. The destination address (UGM address) is set as the DMA transfer
start address (DMSARH, DMSARL), and the number of words set as the DMA transfer word
count (DMAWRH, DMAWRL) are transferred. The Q2SD controls the UGM addresses using
the on-chip address counter. Addresses input from off-chip are not used.
When making another DMA mode setting after DMA transfer ends, first check that the DMF bit
is set to 1 in the status register.
In DMA transfer from synchronous DRAM to the Q2SD, the D0 to D15 setup time (t
WRDRS
)
relative to the rise of the
5'
signal must be at least two Q2SD system operating clock cycles,
and therefore the external bus operating frequency must be no higher than 1/2 the system
operating clock frequency.
When using the DMAC, make the following DMAC settings.
For DMA transfer in dual address mode
'$&.
output in write cycle
Active-low
'$&.
output
Fixed destination address (set any UGM address)
Source address incremented
External request, dual address mode
'5(4
falling-edge detection
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