參數(shù)資料
型號(hào)： DSPB56007FJ88
英文描述： DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC
中文描述： 數(shù)字信號(hào)處理器| 24位|的CMOS | QFP封裝| 80腳|塑料
文件頁數(shù)： 61/83頁
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代理商： DSPB56007FJ88
Specifications
On-Chip Emulation (OnCE
) Timing
MOTOROLA
DSP56007/D
2-37
ON-CHIP EMULATION (OnCE
) TIMING
(C
L
= 50 pF + 2 TTL Loads)
Table 2-17
OnCE Timing
No.
Characteristics
50/66/88 MHz
Unit
Min
Max
230
DSCK Low
40
—
ns
231
DSCK High
40
—
ns
232
DSCK Cycle Time
200
—
ns
233
DR Asserted to DSO (ACK) Asserted
5 T
C
—
ns
234
DSCK High to DSO Valid
—
42
ns
235
DSCK High to DSO Invalid
3
—
ns
236
DSI Valid to DSCK Low (Set-up)
15
—
ns
237
DSCK Low to DSI Invalid (Hold)
3
—
ns
238
Last DSCK Low to OS0–OS1, ACK Active
3 T
C
+ T
L
—
ns
239
DSO (ACK) Asserted to First DSCK High
2 T
C
—
ns
240
DSO (ACK) Assertion Width
4 T
C
+ T
H
– 3
5 T
C
+ 7
ns
241
DSO (ACK) Asserted to OS0–OS1 High
Impedance
1
—
0
ns
242
OS0–OS1 Valid to EXTAL Transition #2
T
C
– 21
—
ns
243
EXTAL Transition #2 to OS0–OS1 Invalid
0
—
ns
244
Last DSCK Low of Read Register to First DSCK
High of Next Command
7 T
C
+ 10
—
ns
245
Last DSCK Low to DSO Invalid (Hold)
3
—
ns
246
DR Assertion to EXTAL Transition #2 for Wake
Up from WAIT State
10
T
C
– 10
ns
247
EXTAL Transition #2 to DSO After Wake Up from
WAIT State
17 T
C
—
ns
相關(guān)PDF資料
PDF描述
DSPE56007FJ50 DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC
DSPE56007FJ66 DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC
DSPE56007FJ88 DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC
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DSPCOMMPARALLELUM Parallel Port Command Converter for DSP User＇s Manual
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參數(shù)描述
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