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參數(shù)資料
| 型號： | DSP56F802TA60E |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 17/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 60MHZ 16KB FLASH 32-LQFP |
| 標準包裝： | 250 |
| 系列： | 56F8xx |
| 核心處理器： | 56800 |
| 芯體尺寸： | 16-位 |
| 速度： | 60MHz |
| 連通性： | SCI |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 8 |
| 程序存儲器容量： | 20KB（10K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 16 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉換器： | A/D 5x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤 |
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56F802 Technical Data, Rev. 9
24
Freescale Semiconductor
Figure 3-8 Typical Relaxation Oscillator Frequency vs. Trim Value @ 25oC
3.5.2
Phase Locked Loop Timing
Table 3-9 PLL Timing
Characteristic
Symbol
Min
Typ
Max
Unit
Frequency for the PLL1
1. An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work
correctly. The PLL is optimized for 8MHz input crystal.
2. ZCLK may not exceed 80MHz. For additional information on ZCLK and fout/2, please refer to the OCCS chapter in the
User Manual. ZCLK = fop
3.
Will not exceed 60MHz for the DSP56F802TA60 device.
4. This is the minimum time required after the PLL setup is changed to ensure reliable operation.
fosc
4
8
10
MHz
PLL output frequency2
fout/2
40
—
803
MHz
PLL stabilization time4 0o to +85oC
tplls
—
10
—
ms
PLL stabilization time4 -40o to 0oC
tplls
—
100
200
ms
0
10 20 30 4050 60 7080 90 A0 B0 C0 D0 E0 F0
5
6
7
8
9
10
11
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