參數(shù)資料
型號： DSP56853
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Digitial Signal Controller
中文描述： 對數(shù)碼信號控制器
文件頁數(shù)： 318/662頁
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代理商： DSP56853
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Functional Description
5685X Digital Signal Controller User Manual, Rev. 4
12-18
Freescale Semiconductor
An interrupt can occur after the reception of each data word or the programmer can poll the RDR
flag. The ESSI program response can be one of the following:
Read SRX and use the data
Read SRX and ignore the data
Do nothing—the receiver overrun exception occurs at the end of the current time slot.
12.5.3 Synchronous/Asynchronous Operating Modes
The transmit and receive sections of the ESSI may be synchronous or asynchronous. During
asynchronous operation the transmitter and receiver have their own separate clock and sync
signals. When operating in the Synchronous mode the transmitter and receiver use common clock
and synchronization signals, specified by the transmitter configuration. The SYN bit in SCR2
selects synchronous or asynchronous operation.
Since the ESSI is designed to operate either synchronously or asynchronously, separate receive
and transmit interrupts are provided. During the synchronous operation, the receiver and
transmitter operate in lock step with each other. Overhead may be reduced by eliminating either
the receive or transmit interrupts, driving both channels from the same set of interrupts. If this
decision is made, it is necessary to be aware of the specific timing of the receive and transmit
interrupts, because the interrupts are not generated at the same exact point in the frame timing,
Table 12-9.
Notes for Receive Timing in
Figure 12-6
Note
Source Signal
Destination
Signal
Description
6
—
—
Example of a five time slot frame, receiving data from time slots 0 and 2.
The receive hardware will obtain data on the SRD pin every bit time.
The software must determine which data belongs to each time slot and
discard the unwanted time slot data.
Receive clock timing from which it is derived.
Example with bit length frame sync and standard timing (RFSI=0,
RFSL=1, and REFS=0). Frame timing begins with the rising edge of
SC1.
Data on the SRD pin is sampled on the falling edge of SC0 and shifted
into the RXSR register.
At the word clock, the data in the RXSR register is transferred to the
SRX register.
This flag is set for each word clock (time slot) indicating data is available
to be processed. The software must keep track of the time slots as they
occur so it knows which data to keep.
7
SC0
—
8
SC1
—
9
SRD
RXSR
Register
SRX
Register
10
RXSR
Register
11
RDR Status Flag
and Receive
Interrupt
—
If the receive interrupts are enabled (RIE=1) an interrupt will be
generated when this status flag is set. The software reads the SRX
register to clear the interrupt.
1
1.
Section 12.13
provides a complete description of the interrupt process.
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PDF描述
DSP56854 Digitial Signal Controller
DSP56855 Digitial Signal Controller
DSP56856 Digitial Signal Controller
DSP56857 Digitial Signal Controller
DSP56858 Digitial Signal Controller
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參數(shù)描述
DSP56853E 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Digital Signal Controllers
DSP56853FG120 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 120Mhz/120MIPS RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56853FGE 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 120Mhz/120MIPS RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56853PB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:56853 Digital Signal Processor Product Brief
DSP56854 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Digital Signal Controllers
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