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List of Tables, Rev. 4
xxiii
Freescale Semiconductor
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GPIO Registers Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
GPIO A Memory Map (GPIOA_BASE = $1FFE60) . . . . . . . . . . . . . . . . . . . . . . . 15-5
GPIO B Memory Map (GPIOB_BASE = $1FFE64) . . . . . . . . . . . . . . . . . . . . . . . 15-6
GPIO C Memory Map (GPIOC_BASE = $1FFE68) . . . . . . . . . . . . . . . . . . . . . . . 15-6
GPIO D Memory Map (GPIOD_BASE = $1FFE6C) . . . . . . . . . . . . . . . . . . . . . . . 15-7
GPIO E Memory Map (GPIOE_BASE = $1FFE70) . . . . . . . . . . . . . . . . . . . . . . . 15-7
GPIO F Memory Map (GPIOF_BASE = $1FFE74). . . . . . . . . . . . . . . . . . . . . . . . 15-8
GPIO G Memory Map (GPIOG_BASE = $1FFE78) . . . . . . . . . . . . . . . . . . . . . . . 15-8
GPIO H Memory Map (GPIOH_BASE = $1FFE7C) . . . . . . . . . . . . . . . . . . . . . . . 15-9
Data Register Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-25
Host Interface 8 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
DSC Side Host Registers (HI_BASE =$1FFFD8). . . . . . . . . . . . . . . . . . . . . . . . . 16-8
HI8 Host Side Register Map (HI8 HOST SIDE_BASE = $1FFFD8) . . . . . . . . . . . 16-9
HRMS Configuration of HREQ and HACK Pins. . . . . . . . . . . . . . . . . . . . . . . . . 16-11
HI8 Interrupt Request Order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-12
DSC Side Registers After Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-16
INIT Execution Definition–Interrupt Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-19
INIT Execution Definition–HDMA Mode (HM1 = 1). . . . . . . . . . . . . . . . . . . . . . . 16-19
Mode (HM1, HM0) Bit Definition (HRMS = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-20
HREQ Pin Definition–Interrupt Mode (HRMS = 0, HM1 = HM0 = 0). . . . . . . . . . 16-22
HREQ Pin Definition–Host Mode (HRMS = 0, HM1, HM0 Set for DMA) . . . . . . 16-23
HTRQ and HRRQ Interrupt Mode (HRMS = 1). . . . . . . . . . . . . . . . . . . . . . . . . . 16-23
Host Side Registers After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29
JTAG Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5
Master TAP Instructions Opcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-7
TLM Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-9
Device ID Register Bit Assignment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-11
BSR Contents for 5685x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-12