參數(shù)資料
型號: DSP56311VF150R2
廠商: Freescale Semiconductor
文件頁數(shù): 28/96頁
文件大?。?/td> 0K
描述: IC DSP 24BIT 150MHZ 196-BGA
標準包裝: 750
系列: DSP56K/Symphony
類型: 定點
接口: 主機接口,SSI,SCI
時鐘速率: 150MHz
非易失內(nèi)存: ROM(576 B)
芯片上RAM: 384kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.80V
工作溫度: -40°C ~ 100°C
安裝類型: 表面貼裝
封裝/外殼: 196-LBGA
供應(yīng)商設(shè)備封裝: 196-MAPBGA(15x15)
包裝: 帶卷 (TR)
DSP56311 Technical Data, Rev. 8
2-14
Freescale Semiconductor
Specifications
2.4.5.2 DRAM Timing
The selection guides in Figure 2-12 and Figure 2-15 are for primary selection only. Final selection should be based
on the timing in the following tables. For example, the selection guide suggests that four wait states must be used
for 100 MHz operation with Page Mode DRAM. However, consulting the appropriate table, a designer can evaluate
whether fewer wait states might suffice by determining which timing prevents operation at 100 MHz, running the
chip at a slightly lower frequency (for example, 95 MHz), using faster DRAM (if it becomes available), and
manipulating control factors such as capacitive and resistive load to improve overall system performance.
Figure 2-12.
DRAM Page Mode Wait State Selection Guide
Table 2-9.
DRAM Page Mode Timings, Three Wait States1,2,3
No.
Characteristics
Symbol
Expression4
100 MHz
Unit
Min
Max
131
Page mode cycle time for two consecutive accesses of the same
direction
Page mode cycle time for mixed (read and write) accesses
tPC
4
× TC
3.5
× TC
40.0
35.0
ns
132
CAS assertion to data valid (read)
tCAC
2
× TC 5.7
14.3
ns
133
Column address valid to data valid (read)
tAA
3
× T
C 5.7
24.3
ns
Chip frequency
(MHz)
DRAM type
(tRAC ns)
100
80
70
60
40
66
80
100
1 Wait states
2 Wait states
3 Wait states
4 Wait states
Note:
This figure should be used for primary selection. For exact
and detailed timings, see the following tables.
50
120
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