× T
參數(shù)資料
型號(hào)： DSP56311VF150R2
廠商： Freescale Semiconductor
文件頁數(shù)： 26/96頁
文件大?。?/td> 0K
描述： IC DSP 24BIT 150MHZ 196-BGA
標(biāo)準(zhǔn)包裝： 750
系列： DSP56K/Symphony
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 384kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 196-LBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 帶卷 (TR)
DSP56311 Technical Data, Rev. 8
2-12
Freescale Semiconductor
Specifications
111
WR deassertion to data high impedance
—
1.25
× TC
[2
≤WS ≤7]
2.25
× T
C
[WS
≥ 8]
—
8.3
15.0
ns
112
Previous RD deassertion to data active (write)
—
2.25
× T
C 4.0
[2
≤WS ≤7]
3.25
× TC 4.0
[WS
≥ 8]
11.0
17.7
—
ns
113
RD deassertion time
—
1.75
× TC 4.0
[2
≤WS ≤7]
2.75
× TC 4.0
[WS
≥ 8]
7.6
14.3
—
ns
114
WR deassertion time4
—1.5
× TC 4.0
[2
≤WS ≤7]
2.5
× T
C 4.0
[WS
≥ 8]
6.0
12.7
—
ns
115
Address valid to RD assertion
—
0.5
× T
C 2.8
0.5
—
ns
116
RD assertion pulse width
—
(WS + 0.25)
× TC 4.0
11.0
—
ns
117
RD deassertion to address not valid
—
1.25
× TC 4.0
[2
≤WS ≤7]
2.25
× T
C 4.0
[WS
≥ 8]
4.3
11.0
—
ns
118
TA set-up before RD or WR deassertion5
—0.25
× T
C + 1.5
3.2
—
ns
119
TA hold after RD or WR deassertion
—
0
—
ns
Notes:
1.
WS is the number of wait states specified in the BCR. The value is given for the minimum for a given category. (For example,
for a category of [2
≤WS ≤7] timing is specified for 2 wait states.) Two wait states is the minimum otherwise.
2.
Timings 100 and107 are guaranteed by design, not tested.
3.
All timings for 150 MHz are measured from 0.5
× VCCQH to 0.5 × VCCQH.
4.
The WS number applies to the access in which the deassertion of WR occurs and assumes the next access uses a minimal
number of wait states.
5.
Timing 118 is relative to the deassertion edge of RD or WR even if TA remains asserted.
Table 2-8.
SRAM Timing (Continued)
No.
Characteristics
Symbol
Expression1
150 MHz
Unit
Min
Max
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