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參數(shù)資料
| 型號： | DS72611RP100FPV |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 112/226頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SUPERH MPU ROMLESS 176LQFP |
| 產(chǎn)品培訓模塊： | CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 |
| 標準包裝： | 1 |
| 系列： | SuperH® SH7200 |
| 核心處理器： | SH-2A |
| 芯體尺寸： | 32-位 |
| 速度： | 100MHz |
| 連通性： | CAN，EBI/EMI，F(xiàn)IFO，I²C，SCI，串行聲控 |
| 外圍設備： | DMA，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 104 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b; D/A 2x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-LQFP |
| 包裝： | 托盤 |
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Page xxii of xxxii
R01UH0025EJ0300 Rev. 3.00
Sep 24, 2010
17.4.6
Clocked Synchronous Serial Format................................................................. 761
17.4.7
Noise Filter ....................................................................................................... 765
17.4.8
Example of Use................................................................................................. 766
17.5
Interrupt Requests ............................................................................................................. 770
17.6
Bit Synchronous Circuit.................................................................................................... 771
17.7
Usage Note........................................................................................................................ 774
17.7.1
Issuance of Stop Condition and Start Condition (Retransmission)................... 774
17.7.2
Note on Setting for Multi-Master Operation..................................................... 774
17.7.3
Note on Master Receive Mode ......................................................................... 774
17.7.4
Note on Setting ACKBT in Master Receive Mode........................................... 774
17.7.5
Note on the States of Bits MST and TRN when Arbitration is Lost................. 775
17.7.6
Note on IICRST and BBSY bits ....................................................................... 775
Section 18 Serial Sound Interface (SSI) ............................................................ 777
18.1
Features............................................................................................................................. 777
18.2
Input/Output Pins.............................................................................................................. 779
18.3
Register Description ......................................................................................................... 779
18.3.1
Control Register (SSICR) ................................................................................. 780
18.3.2
Status Register (SSISR) .................................................................................... 786
18.3.3
Transmit Data Register (SSITDR).................................................................... 791
18.3.4
Receive Data Register (SSIRDR) ..................................................................... 791
18.4
Operation Description....................................................................................................... 792
18.4.1
Bus Format........................................................................................................ 792
18.4.2
Non-Compressed Modes................................................................................... 793
18.4.3
Operation Modes............................................................................................... 803
18.4.4
Transmit Operation ........................................................................................... 804
18.4.5
Receive Operation............................................................................................. 807
18.4.6
Temporary Stop and Restart Procedures in Transmit Mode ............................. 810
18.4.7
Serial Bit Clock Control ................................................................................... 811
18.5
Usage Notes ...................................................................................................................... 812
18.5.1
Limitations from Overflow during Receive DMA Operation........................... 812
18.5.2
Note on Using Oversample Clock .................................................................... 812
18.5.3
Restriction on Stopping Clock Supply.............................................................. 812
Section 19 Controller Area Network (RCAN-ET) [R5S72611]
[R5S72613] ..................................................................................... 813
19.1
Summary........................................................................................................................... 813
19.1.1
Overview........................................................................................................... 813
19.1.2
Scope ................................................................................................................ 813
19.1.3
Audience ........................................................................................................... 813
相關PDF資料 |
PDF描述 |
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