參數(shù)資料
型號： DS3182+
廠商： Maxim Integrated Products
文件頁數(shù)： 378/400頁
文件大小： 0K
描述： IC PHY ATM/PACKET DUAL 400-TEBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 4
類型： 調(diào)幀器
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 管件
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DS3181/DS3182/DS3183/DS3184
79
Figure 8-31 shows a multiport transmit-interface multiple cell transfer to different PHY devices. On clock edge 1,
the ATM device polls PHY port 'N'. On clock edge 3, PHY port 'N' indicates to the ATM device that it can accept cell
data by asserting TPXA. On clock edge 5, the ATM device selects PHY port 'N'. On clock edge 6, the ATM device
starts a cell transfer to PHY port 'N' by asserting
TEN, placing the first byte of cell data on TDATA, and asserting
TSOX to indicate the transfer of the first byte of the cell. On clock edge 7, the ATM device deasserts TSOX as it
continues to place additional bytes of the cell on TDATA. On clock edge 11, the ATM device polls PHY port 'M'. On
clock edge 12, the ATM device polls PHY port 'N'. On clock edge 13, PHY port 'M' indicates that it can accept the
transfer of a complete cell. On clock edge 14, PHY port 'N' indicates that it cannot accept the transfer of a complete
cell. On clock edge 16, the ATM device deselects PHY port 'N' and selects PHY port 'M' by deasserting
TEN and
placing PHY port 'M's address on TADR. On clock edge 17, the ATM device starts the transfer of a cell to PHY port
'M' by asserting
TEN, placing the first byte of cell data on TDATA, and asserting TSOX to indicate the transfer of
the first byte of the cell. On clock edge 18, the ATM device deasserts TSOX as it continues to place additional
bytes of the cell on TDATA.
Figure 8-31. UTOPIA Level 3 Transmit Multiple Cell Transfer Polled Mode
TADR
1
TPXA
TEN
TDATA
TSOX
19
20
TCLK
P44
P45
P46
P47
P48
P43
X
N
P
Q
N
L
M
N
O
P
Q
R
J
K
L
O
LN
P
K
M
O
Q
R
M
Transfer
Cell To:
N
23
4
5
7
6
8
10
11
12
13
14
15
16
17
18
9
MJ
L
N
P
X
J
X
H3
H2
R
K
J
OQ
R
…
X
H1
K
M
X
H1
H2
H3
P1
…
M
Figure 8-32 shows a multiport receive-interface multiple cell transfer from different PHY ports. On clock edge 3,
PHY port 'N' indicates to the ATM device that it has a complete cell ready for transfer by asserting RPXA. On clock
edge 5, the ATM device selects PHY port 'N'. On clock edge 6, the ATM device indicates to PHY port 'N' that it is
ready to accept a complete cell transfer by asserting
REN. On clock edge 8, PHY port 'N' starts a cell transfer by
placing the first byte of cell data on RDATA, and asserting RSOX to indicate the transfer of the first byte of the cell.
On clock edge 9, PHY port 'N' deasserts RSOX as it continues to place additional bytes of the cell on RDAT. On
clock edge 11, the ATM device polls PHY device 'N'. On clock edge 12, PHY port 'M' indicates to the ATM device
that it has a complete cell ready for transfer by asserting RPXA. On clock edge 12, PHY port 'N' indicates to the
ATM device that it does not have a complete cell ready for transfer by deasserting RPXA. On clock edge 15, the
ATM device deselects PHY port 'N' and selects PHY port 'M' by deasserting
REN and placing PHY port 'M's
address on RADR. On clock edge 16, the ATM device asserts
REN. On clock edge 17, PHY port 'N' stops
transferring cell data. On clock edge 18, PHY port 'M' starts a cell transfer by placing the first byte of cell data on
RDATA, and asserting RSOX to indicate the transfer of the first byte of the cell. On clock edge 19, PHY port 'M'
deasserts RSOX as it continues to place additional bytes of the cell on RDATA.
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PDF描述
DS3163 IC TRPL ATM/PACKET PHY 400-PBGA
RSM43DRTF-S13 CONN EDGECARD 86POS .156 EXTEND
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