參數(shù)資料
型號(hào)： DS3172N+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 61/234頁(yè)
文件大?。?/td> 0K
描述： IC TXRX DS3/E3 DUAL 400-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 4
功能： 單芯片收發(fā)器
接口： DS3，E3
電路數(shù)： 2
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 328mA
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 管件
包括： DS3 調(diào)幀器，E3 調(diào)幀器，HDLC 控制器，芯片內(nèi) BERT
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DS3171/DS3172/DS3173/DS3174
153
12.5.2 Receive Side Line Encoder/Decoder Register Map
The receive side utilizes six registers.
Table 12-16. Receive Side B3ZS/HDB3 Line Encoder/Decoder Register Map
Address
Register
Register Description
(0,2,4,6)90h
LINE.RCR
Line Receive Control Register
(0,2,4,6)92h
--
Unused
(0,2,4,6)94h
LINE.RSR
Line Receive Status Register
(0,2,4,6)96h
LINE.RSRL
Line Receive Status Register Latched
(0,2,4,6)98h
LINE.RSRIE
Line Receive Status Register Interrupt Enable
(0,2,4,6)9Ah
--
Unused
(0,2,4,6)9Ch LINE.RBPVCR
Line Receive Bipolar Violation Count Register
(0,2,4,6)9Eh LINE.REXZCR
Line Receive Excessive Zero Count Register
12.5.2.1 Register Bit Descriptions
Register Name:
LINE.RCR
Register Description:
Line Receive Control Register
Register Address:
(0.2.4.6)90h
Bit #
15
14
13
12
11
10
9
8
Name
--
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
E3CVE
REZSF
RDZSF
RZSD
Default
0
Bit 2: E3 Code Violation Enable (E3CVE) – When 0, the bipolar violation count will be a count of bipolar
violations. When 1, the bipolar violation count will be a count of E3 line coding violations. Note: E3 line coding
violations are defined as consecutive bipolar violations of the same polarity in ITU O.161. This bit is ignored in
B3ZS mode.
Bit 2: Receive BPV Error Detection Zero Suppression Code Format (REZSF) – When 0, BPV error detection
detects a B3ZS signature if a zero is followed by a bipolar violation (BPV), and an HDB3 signature if two zeros are
followed by a BPV. When 1, BPV error detection detects a B3ZS signature if a zero is followed by a BPV that has
the opposite polarity of the BPV in the previous B3ZS signature, and an HDB3 signature if two zeros are followed
by a BPV that has the opposite polarity of the BPV in the previous HDB3 signature. Note: Immediately after a reset,
this bit is ignored. The first B3ZS signature is defined as a zero followed by a BPV, and the first HDB3 signature is
defined as two zeros followed by a BPV. All subsequent B3ZS/HDB3 signatures will be determined by the setting of
this bit.
Note: The default setting (REZSF = 0) conforms to ITU O.162. The default setting may falsely decode actual BPVs
that are not codewords. It is recommended that REZSF be set to one for most applications. This setting is more
robust to accurately detect codewords.
Bit 1: Receive Zero Suppression Decoding Zero Suppression Code Format (RDZSF) – When 0, zero
suppression decoding detects a B3ZS signature if a zero is followed by a bipolar violation (BPV), and an HDB3
signature if two zeros are followed by a BPV. When 1, zero suppression decoding detects a B3ZS signature if a
zero is followed by a BPV that has the opposite polarity of the BPV in the previous B3ZS signature, and an HDB3
signature if two zeros are followed by a BPV that has the opposite polarity of the BPV in the previous HDB3
signature. Note: Immediately after a reset (
DRST or RST low), this bit is ignored. The first B3ZS signature is defined
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PDF描述
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