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參數(shù)資料
| 型號(hào)： | DS3172 |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四路、DS3/E3單芯片收發(fā)器 |
| 文件頁(yè)數(shù)： | 194/232頁(yè) |
| 文件大?。?/td> | 2133K |
| 代理商： | DS3172 |
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DS3171/DS3172/DS3173/DS3174
194 of 232
Bits 9 to 8: Transmit NR Byte Control (TNRC[1:0])
– These two bits control the source of the NR byte.
00 = all ones.
01 = transmit from the HDLC controller.
10 = transmit from the FEAC controller.
11 = NR byte register.
Note: If TNRC[1:0] is 01 and TGCC is 0, both the NR byte and GC byte will carry the same transmit HDLC
controller (eight bits per frame period), however, the NR byte and GC byte in the same frame may or may not be
equal.
Bit 5: Transmit REI Error (TFEBE)
– When automatic REI generation is defeated (AFEBED = 1), this bit is
inserted into the second bit of the MA byte.
Bit 4: Automatic REI Defeat (AFEBED)
– When 0, the REI is automatically generated based upon the transmit
remote error indication (TREI) signal. When 1, the REI is inserted from the register bit TFEBE.
Bit 3: Transmit RDI Alarm (TRDI)
– When automatic RDI generation is defeated (ARDID = 1), this bit is inserted
into the first bit of the MA byte.
Bit 2: Automatic RDI Defeat (ARDID)
– When 0, the RDI is automatically generated based upon the received E3
alarms. When 1, the RDI is inserted from the register bit TRDI.
Bit 1: Transmit Frame Generation Control (TFGC)
– When this bit is zero, the Transmit Frame Processor frame
generation is enabled. The E3 overhead positions in the incoming E3 payload will be overwritten with the internally
generated DS3 overhead. When this bit is one, the Transmit Frame Processor frame generation is disabled. The
E3 overhead positions in the incoming E3 payload will be passed through to error insertion. Note: The E3 overhead
periods can still be overwritten by overhead insertion.
Bit 0: Transmit Alarm Indication Signal (TAIS)
– When 0, the normal signal is transmitted. When 1, the E3
output data stream is forced to all ones (AIS).
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
E3G832.TEIR
E3 G.832 Transmit Error Insertion Register
(1,3,5,7)1Ah
15
--
0
14
--
0
13
--
0
12
--
0
11
10
9
8
Reserved
0
Reserved
0
CFBEIE
0
FBEI
0
7
6
5
4
3
2
1
0
PBEE
0
CPEIE
0
PEI
0
FEIC1
0
FEIC0
0
FEI
0
TSEI
0
MEIMS
0
Bit 9: Continuous Remote Error Indication Error Insertion Enable (CFBEIE)
– When 0, single remote error
indication (REI) error insertion is enabled. When 1, continuous REI error insertion is enabled, and REI errors will be
transmitted continuously if FEBI is high.
Bit 8: Remote Error Indication Error Insertion Enable (FBEI)
– When 0, REI error insertion is disabled. When 1,
REI error insertion is enabled.
Bit 7: Parity Block Error Enable (PBEE)
– When 0, a parity error is generated by inverting a single bit in the EM
byte. When 1, a parity error is generated by inverting all eight bits in the EM byte.
Bit 6: Continuous Parity Error Insertion Enable (CPEIE)
– When 0, single parity (BIP-8) error insertion is
enabled. When 1, continuous parity error insertion is enabled, and parity errors will be transmitted continuously if
PEI is high.
Bit 5: Parity Error Insertion Enable (PEI)
– When 0, parity error insertion is disabled. When 1, parity error
insertion is enabled.
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PDF描述 |
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