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參數(shù)資料
| 型號： | DS26303GN-75 |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit |
| 中文描述： | 3.3，E1/T1/J1，短途，八線路接口單元 |
| 文件頁數(shù)： | 43/97頁 |
| 文件大小： | 966K |
| 代理商： | DS26303GN-75 |
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DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
43 of 97
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bits 7 to 0: Receive Clock Invert
n
(RCLKI
n
).
When this bit is set the RCLK for channel
n
is inverted. This aligns
RPOS/RNEG on the falling edge of RCLK. When reset or default, RPOS/RNEG is aligned on the rising edge of
RCLK. Note that if the CLKE pin is high, the RPOS/RNEG is set on the falling edge of RCLK regardless of the
settings in the register.
RCLKI
Receive Clock Invert
13h
7
6
5
4
3
2
1
0
RCLKI8
0
RCLKI7
0
RCLKI6
0
RCLKI5
0
RCLKI4
0
RCLKI3
0
RCLKI2
0
RCLKI1
0
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bits 7 to 0: Transmit Clock Invert
n
(TCLKI
n
).
When this bit is set the expected TCLK for channel
n
is inverted.
TPOS/TNEG should be aligned on the rising edge of TCLK. When reset or default TPOS/TNEG should be aligned
on the falling edge of TCLK.
TCLKI
Transmit Clock Invert
14h
7
6
5
4
3
2
1
0
TCLKI8
0
TCLKI7
0
TCLKI6
0
TCLKI5
0
TCLKI4
0
TCLKI3
0
TCLKI2
0
TCLKI1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS26303L-120 | 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit |
| DS26303L-75 | 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit |
| DS26303LN-120 | 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit |
| DS26303LN-75 | 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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