參數(shù)資料
型號(hào): DS21Q55N
廠商: Electronic Theatre Controls, Inc.
英文描述: Quad T1/E1/J1 Transceiver
中文描述: 四路T1/E1/J1收發(fā)器
文件頁數(shù): 139/237頁
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代理商: DS21Q55N
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DS21Q55 Quad T1/E1/J1 Transceiver
139 of 237
Register Name:
Register Description:
SR6, SR7
HDLC #1 Status Register 6
HDLC #2 Status Register 7
20h, 22h
Register Address:
Bit #
Name
Default
Bit 0/Transmit FIFO Not Full Condition (TNF).
Set when the transmit 128-byte FIFO has at least 1 byte
available.
Bit 1/Transmit FIFO Below Low-Watermark Condition (TLWM).
Set when the transmit 128-byte FIFO
empties beyond the low watermark as defined by the transmit low-watermark register (TLWMR).
Bit 2/Receive FIFO Not Empty Condition (RNE).
Set when the receive 128-byte FIFO has at least 1 byte
available for a read.
Bit 3/Receive FIFO Above High-Watermark Condition (RHWM).
Set when the receive 128-byte FIFO fills
beyond the high watermark as defined by the receive high-watermark register (RHWMR).
Bit 4/Receive Packet-Start Event (RPS)
. Set when the HDLC controller detects an opening byte. This is a latched
bit and is cleared when read.
Bit 5/Receive Packet-End Event (RPE).
Set when the HDLC controller detects either the finish of a valid
message (i.e., CRC check complete) or when the controller has experienced a message fault such as a CRC
checking error, or an overrun condition, or an abort has been seen. This is a latched bit and is cleared when read.
Bit 6/Transmit Message-End Event (TMEND).
Set when the transmit HDLC controller has finished sending a
message. This is a latched bit and is cleared when read.
7
0
6
5
4
3
2
1
0
TMEND
0
RPE
0
RPS
0
RHWM
0
RNE
0
TLWM
0
TNF
0
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