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參數(shù)資料
| 型號(hào)： | DA28F016SA-100 |
| 廠商： | INTEL CORP |
| 元件分類： | DRAM |
| 英文描述： | 28F016SA 16-MBIT (1 MBIT X 16, 2 MBIT X 8)FlashFile MEMORY |
| 中文描述： | 1M X 16 FLASH 12V PROM, 100 ns, PDSO56 |
| 封裝： | 23.70 X 16 MM, 1.80 MM HEIGHT, SSOP-56 |
| 文件頁數(shù)： | 37/63頁 |
| 文件大?。?/td> | 635K |
| 代理商： | DA28F016SA-100 |
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E
5.5 Timing Nomenclature
28F016SV FlashFile MEMORY
37
All 3.3V system timings are measured from where signals cross 1.5V.
For 5V systems use the standard JEDEC cross point definitions (standard testing) or from where signals
cross 1.5V (high speed testing).
Each timing parameter consists of 5 characters. Some common examples are defined below:
t
CE
t
ELQV
time(t) from CE# (E) going low (L) to the outputs (Q) becoming valid (V)
t
OE
t
GLQV
time(t) from OE # (G) going low (L) to the outputs (Q) becoming valid (V)
t
ACC
t
AVQV
time(t) from address (A) valid (V) to the outputs (Q) becoming valid (V)
t
AS
t
AVWH
time(t) from address (A) valid (V) to WE# (W) going high (H)
t
DH
t
WHDX
time(t) from WE# (W) going high (H) to when the data (D) can become undefined (X)
Pin Characters
Pin States
A
Address Inputs
H
High
D
Data Inputs
L
Low
Q
Data Outputs
V
Valid
E
CE# (Chip Enable)
X
Driven, but Not Necessarily Valid
F
BYTE# (Byte Enable)
Z
High Impedance
G
OE# (Output Enable)
W
WE# (Write Enable)
P
RP# (Deep Power-Down Pin)
R
RY/BY# (Ready Busy)
V
Any Voltage Level
Y
3/5# Pin
5V
V
CC
at 4.5V Minimum
3V
V
CC
at 3.0V Minimum
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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