參數(shù)資料
型號(hào)： CY7C4241
廠商： Cypress Semiconductor Corp.
英文描述： 4K x 9 Synchronous FIFOs(4Kx9同步先進(jìn)先出（FIFO）)
中文描述： 4K的× 9（4Kx9同步先進(jìn)先出（FIFO）的同步FIFO的）
文件頁(yè)數(shù)： 9/19頁(yè)
文件大小： 550K
代理商： CY7C4241
CY7C4421/4201/4211/4221
CY7C4231/4241/4251
Document #: 38-06016 Rev. *C
Page 9 of 19
Switching Waveforms
Write Cycle Timing
Read Cycle Timing
Notes:
15.t
is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH during the current clock cycle. If the time
between the rising edge of RCLK and the rising edge of WCLK is less than t
, then FF may not change state until the next WCLK rising edge.
16.t
is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH during the current clock cycle. It the time
between the rising edge of WCLK and the rising edge of RCLK is less than t
SKEW1
, then EF may not change state until the next RCLK rising edge.
t
CLKH
t
CLKL
NO OPERATION
t
DS
t
SKEW1
t
ENS
WEN1
t
CLK
t
DH
t
WFF
t
WFF
t
ENH
WCLK
D
0
–D
8
FF
REN1,REN2
RCLK
NO OPERATION
WEN2
(if applicable)
[15]
REN1,REN2
t
CLKH
t
CLKL
NO OPERATION
t
SKEW1
WEN1
t
CKL
t
OHZ
t
REF
t
REF
RCLK
Q
0
–Q
8
EF
WCLK
OE
t
OE
t
ENS
t
OLZ
t
A
t
ENH
VALID DATA
WEN2
[16]
相關(guān)PDF資料
PDF描述
CY7C4421 64× 9 Synchronous FIFOs(64×9同步先進(jìn)先出（FIFO）)
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CY7C4235-25ASI 64/256/512/1K/2K/4K x18 Low-Voltage Synchronous FIFOs
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參數(shù)描述
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