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參數(shù)資料
| 型號： | CY7C1486V25-167BGI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 72-Mbit (2M x 36/4M x 18/1M x 72) Pipelined Sync SRAM |
| 中文描述： | 1M X 72 CACHE SRAM, 3.4 ns, PBGA209 |
| 封裝： | 14 X 22 MM, 1.76 MM HEIGHT, FBGA-209 |
| 文件頁數(shù)： | 11/31頁 |
| 文件大小： | 530K |
| 代理商： | CY7C1486V25-167BGI |
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CY7C1480V25
CY7C1482V25
CY7C1486V25
Document #: 38-05282 Rev. *G
Page 11 of 31
Truth Table for Read/Write
[4]
Function (CY7C1482V25)
GW
BWE
BW
B
X
H
H
L
L
L
X
BW
A
X
H
L
H
L
L
X
Read
Read
Write Byte A – (DQ
A
and DQP
A
)
Write Byte B – (DQ
B
and DQP
B
)
Write Bytes B, A
Write All Bytes
Write All Bytes
H
H
H
H
H
H
L
H
L
L
L
L
L
X
Truth Table for Read/Write
[7]
Function (CY7C1486V25)
GW
H
H
H
H
L
BWE
H
L
L
L
X
BW
X
X
Read
Read
Write Byte x – (DQ
x
and DQP
x
)
Write All Bytes
Write All Bytes
All BW = H
L
All BW = L
X
Note:
7. BWx represents any byte write signal BW[0..7].To enable any byte write BWx, a Logic LOW signal should be applied at clock rise.Any number of bye writes can
be enabled at the same time for any given write.
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1486V25-167BGXC | 72-Mbit (2M x 36/4M x 18/1M x 72) Pipelined Sync SRAM |
| CY7C1486V25-167BGXI | 72-Mbit (2M x 36/4M x 18/1M x 72) Pipelined Sync SRAM |
| CY7C1486V25-200BGC | 72-Mbit (2M x 36/4M x 18/1M x 72) Pipelined Sync SRAM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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