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參數(shù)資料
| 型號(hào)： | CY7C1483V33-100BZC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 2M x 36/4M x 18/1M x 72 Flow-through SRAM |
| 中文描述： | 4M X 18 CACHE SRAM, 8.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, FBGA-165 |
| 文件頁數(shù)： | 7/30頁 |
| 文件大?。?/td> | 638K |
| 代理商： | CY7C1483V33-100BZC |
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PRELIMINARY
CY7C1481V33
CY7C1483V33
CY7C1487V33
Document #: 38-05284 Rev. *A
Page 7 of 30
Pin Configurations
(continued)
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
1
2
3
4
5
6
7
8
9
11
10
DQg
DQg
DQg
DQg
DQg
DQg
DQg
DQg
DQc
DQc
DQc
DQc
NC
DPg
DQh
DQh
DQh
DQh
DQd
DQd
DQd
DQd
DPd
DPc
DQc
DQc
DQc
DQc
NC
DQh
DQh
DQh
DQh
DPh
DQd
DQd
DQd
DQd
DQb
DQb
DQb
DQb
DQb
DQb
DQb
DQb
DQf
DQf
DQf
DQf
NC
DPf
DQa
DQa
DQa
DQa
DQe
DQe
DQe
DQe
DPa
DPb
DQf
DQf
DQf
DQf
NC
DQa
DQa
DQa
DQa
DPe
DQe
DQe
DQe
DQe
A
ADSP
ADV
A
NC
NC
A
A
A
A
A
A
A
A
A
A
A1
A0
A
A
A
A
A
A
NC
NC
NC
GW
NC
NC
BWS
b
BWS
f
BWS
e
BWS
a
BWS
c
BWS
g
BWS
d
BWS
h
TMS
TDI
TDO
TCK
NC
NC
MODE
NC
V
SS
V
SS
NC
CLK
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
DD
NC
OE
CE
3
CE
1
CE
2
ADSC
BW
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
ZZ
V
SS
V
SS
V
SS
V
SS
NC
V
DDQ
V
SS
V
SS
NC
V
SS
V
SSQ
V
SS
V
SS
V
SS
V
SS
NC
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
209-ball BGA (This package is offered on opportunity basis)
CY7C1487V33 (1M x72)
Pin Definitions
Pin Name
A0
A1
A
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
GW
I/O
Input-
Pin Description
Synchronous
Address Inputs used to select one of the address locations
. Sampled at the rising edge of
the CLK if ADSP or ADSC is active LOW, and CE
1
,
CE
2
, and
CE
3
are sampled active. A
[1:0]
feed the two-bit counter.
Byte Write Select Inputs, active LOW
. Qualified with BWE to conduct byte writes to the SRAM.
Sampled on the rising edge of CLK.
Input-
Synchronous
Input-
Synchronous
Global Write Enable Input, active LOW
. When asserted LOW on the rising edge of CLK, a
global write is conducted (ALL bytes are written, regardless of the values on BW
a,b,c,d,e,f,g,h
and
BWE).
Byte Write Enable Input, active LOW
. Sampled on the rising edge of CLK. This signal must
be asserted LOW to conduct a byte write.
BWE
Input-
Synchronous
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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