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參數(shù)資料
| 型號(hào)： | CY7C1386D-200BZXC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 18-Mbit (512K x 36/1 Mbit x 18) Pipelined DCD Sync SRAM |
| 中文描述： | 512K X 36 CACHE SRAM, 3 ns, PBGA165 |
| 封裝： | 13 X 15 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA-165 |
| 文件頁(yè)數(shù)： | 21/30頁(yè) |
| 文件大?。?/td> | 974K |
| 代理商： | CY7C1386D-200BZXC |
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CY7C1386D, CY7C1386F
CY7C1387D, CY7C1387F
Document Number: 38-05545 Rev. *E
Page 21 of 30
Switching Waveforms
Read Cycle Timing
[26]
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A1
tCEH
tCES
GW, BWE,BW
Data Out (DQ)
High-Z
tDOH
tCO
ADV
tOEHZ
tCO
Single READ
BURST READ
tOEV
tOELZ
tCHZ
Burst wraps around
to its initial state
tADVH
tADVS
tWEH
tWES
tADH
tADS
Q(A2)
Q(A2 + 1)
Q(A2 + 2)
Q(A1)
Q(A2)
Q(A2 + 1)
Q(A3)
Q(A2 + 3)
A2
A3
Deselect
cycle
Burst continued with
new base address
ADV suspends burst
DON’T CARE
UNDEFINED
X
CLZ
t
Note
26.On this diagram, when CE is LOW, CE
1
is LOW, CE
2
is HIGH and CE
3
is LOW. When CE is HIGH: CE
1
is HIGH or CE
2
is LOW or CE
3
is HIGH.
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1386D-200BZXI | 18-Mbit (512K x 36/1 Mbit x 18) Pipelined DCD Sync SRAM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| CY7C1386S-167AXCKJ | 制造商:Cypress Semiconductor 功能描述: |
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