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參數(shù)資料
| 型號： | CY7C1246V18-300BZXC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 36-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency) |
| 中文描述： | 4M X 8 DDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA-165 |
| 文件頁數(shù)： | 15/27頁 |
| 文件大?。?/td> | 1037K |
| 代理商： | CY7C1246V18-300BZXC |
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CY7C1246V18
CY7C1257V18
CY7C1248V18
CY7C1250V18
Document Number: 001-06348 Rev. *C
Page 15 of 27
TAP Controller Block Diagram
TAP Electrical Characteristics
Over the Operating Range
[10, 11, 12]
Parameter
Description
Test Conditions
Min
Max
Unit
V
OH1
Output HIGH Voltage
I
OH
=
2.0 mA
I
OH
=
100
μ
A
1.4
V
V
OH2
Output HIGH Voltage
1.6
V
V
OL1
Output LOW Voltage
I
OL
= 2.0 mA
I
OL
= 100
μ
A
0.4
V
V
OL2
Output LOW Voltage
0.2
V
V
IH
Input HIGH Voltage
0.65V
DD
V
DD
+ 0.3
V
V
IL
Input LOW Voltage
–0.3
0.35V
DD
V
I
X
Input and Output Load Current
GND
≤
V
I
≤
V
DD
5
5
μ
A
0
0
1
2
.
.
29
30
31
Boundary Scan Register
Identification Register
0
1
2
.
.
.
.
108
0
1
2
Instruction Register
Bypass Register
Selection
Circuitry
Selection
Circuitry
TAP Controller
TDI
TDO
TCK
TMS
Notes
10.These characteristics apply to the TAP inputs (TMS, TCK, TDI and TDO). Parallel load levels are specified in
“Electrical Characteristics” on page 20
.
11. Overshoot: V
(AC) < V
+ 0.3V (pulse width less than t
CYC
/2). Undershoot: V
IL
(AC) >
0.3V (pulse width less than t
CYC
/2).
12.All voltage refers to ground.
[+] Feedback
相關PDF資料 |
PDF描述 |
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