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參數(shù)資料
| 型號： | CY7C1021B-15VXE |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 1-Mbit (64K x 16) Static RAM |
| 中文描述： | 64K X 16 STANDARD SRAM, 15 ns, PDSO44 |
| 封裝： | 0.400 INCH, LEAD FREE, SOJ-44 |
| 文件頁數(shù)： | 4/10頁 |
| 文件大?。?/td> | 314K |
| 代理商： | CY7C1021B-15VXE |
CY7C1021B
Document #: 38-05145 Rev. *C
Page 4 of 10
AC Test Loads and Waveforms
90%
10%
3.0V
GND
90%
10%
ALL INPUT PULSES
5V
OUTPUT
30 pF
SCOPE
5V
OUTPUT
5 pF
SCOPE
(a)
(b)
OUTPUT
R 481
R 481
255
255
167
Equivalent to:
EQUIVALENT
1.73V
30 pF
Rise Time: 1 V/ns
Fall Time: 1 V/ns
JIG AND
JIG AND
R2
R2
THéVENIN
Switching Characteristics
Over the Operating Range
[5]
Parameter
Read Cycle
t
RC
t
AA
t
OHA
t
ACE
t
DOE
t
LZOE
t
HZOE
t
LZCE
t
HZCE
t
PU
t
PD
t
DBE
t
LZBE
t
HZBE
Write Cycle
[8]
t
WC
t
SCE
t
AW
t
HA
t
SA
t
SD
t
HD
t
LZWE
t
HZWE
t
BW
Description
7C1021B-12
Min.
7C1021B-15
Min.
Unit
Max.
Max.
Read Cycle Time
Address to Data Valid
Data Hold from Address Change
CE LOW to Data Valid
OE LOW to Data Valid
OE LOW to Low Z
[6]
OE HIGH to High Z
[6, 7]
CE LOW to Low Z
[6]
CE HIGH to High Z
[6, 7]
CE LOW to Power-Up
CE HIGH to Power-Down
Byte Enable to Data Valid
Byte Enable to Low Z
Byte Disable to High Z
12
15
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
12
15
3
3
12
6
15
7
0
0
6
7
3
3
6
7
0
0
12
6
15
7
0
0
6
7
Write Cycle Time
CE LOW to Write End
Address Set-Up to Write End
Address Hold from Write End
Address Set-Up to Write Start
Data Set-Up to Write End
Data Hold from Write End
WE HIGH to Low Z
[6]
WE LOW to High Z
[6, 7]
Byte Enable to End of Write
12
9
8
0
0
6
0
3
15
10
10
0
0
8
0
3
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
6
7
8
9
Notes:
5. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified
I
/I
and 30-pF load capacitance.
6. At any given temperature and voltage condition, t
is less than t
, t
is less than t
, and t
is less than t
for any given device.
7. t
, t
, t
, and t
are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured
±
500 mV from steady-state voltage.
8. The internal write time of the memory is defined by the overlap of CE LOW, WE LOW and BHE/BLE LOW. CE, WE and BHE/BLE must be LOW to initiate a write, and
the transition of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.
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