參數(shù)資料
型號(hào)： CY7C09169A
廠商： Cypress Semiconductor Corp.
英文描述： 16K x 9 Synchronous Dual-Port Static RAM(16K x 9 同步雙端口靜態(tài)RAM)
中文描述： 16K的× 9同步雙端口靜態(tài)存儲(chǔ)器（16K的× 9同步雙端口靜態(tài)RAM）的
文件頁數(shù)： 9/16頁
文件大?。?/td> 319K
代理商： CY7C09169A
CY7C09159A
CY7C09169A
PRELIMINARY
9
Bank Select Pipelined Read
[12, 13]
Left Port Write to Flow-Through Right Port Read
[14, 15, 16, 17]
Notes:
12. In this depth expansion example, B1 represents Bank #1 and B2 is Bank #2. Each Bank consists of one Cypress dual-port device from this data sheet.
ADDRESS
= ADDRESS
.
13. OE and ADS = V
; CE
, CE
, R/W, CNTEN, and CNTRST = V
.
14. The same waveforms apply for a right port write to flow-through left port read.
15. CE
and ADS = V
; CE
, CNTEN, and CNTRST = V
.
16. OE = V
IL
for the right port, which is being read from. OE = V
for the left port, which is being written to.
17. It t
≤
maximum specified, then data from right port READ is not valid until the maximum specified for t
CWDD
. If t
CCS
>maximum specified, then data is not valid
until t
CCS
+ t
CD1
. t
CWDD
does not apply in this case.
Switching Waveforms
(continued)
D
3
D
1
D
0
D
2
A
0
A
1
A
2
A
3
A
4
A
5
D
4
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
t
SC
t
HC
t
SA
t
HA
t
SC
t
HC
t
SC
t
HC
t
SC
t
HC
t
CKHZ
t
DC
t
DC
t
CD2
t
CKLZ
t
CD2
t
CD2
t
CKHZ
t
CKLZ
t
CD2
t
CKHZ
t
CKLZ
t
CD2
t
CH2
t
CL2
t
CYC2
CLK
L
ADDRESS
(B1)
CE
0(B1)
DATA
OUT(B2)
DATA
OUT(B1)
ADDRESS
(B2)
CE
0(B2)
t
SA
t
HA
t
SW
t
HW
t
SD
t
HD
MATCH
VALID
t
CCS
t
SW
t
SA
t
HW
t
HA
t
DC
t
CWDD
t
CD1
MATCH
MATCH
NO
MATCH
NO
VALID
VALID
t
DC
t
CD1
CLK
L
R/W
L
ADDRESS
L
DATA
INL
ADDRESS
R
DATA
OUTR
CLK
R
R/W
R
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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CY7C09179V-12AC 功能描述:IC SRAM 288KBIT 12NS 100LQFP RoHS:否 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 格式 - 存儲(chǔ)器:EEPROMs - 串行 存儲(chǔ)器類型:EEPROM 存儲(chǔ)容量:1K (128 x 8) 速度:100kHz 接口:UNI/O?（單線） 電源電壓:1.8 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-TSSOP，8-MSOP（0.118"，3.00mm 寬） 供應(yīng)商設(shè)備封裝:8-MSOP 包裝:帶卷 (TR)
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