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參數(shù)資料
| 型號： | CY39200Z484-167BBC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, 8.5 ns, PBGA484 |
| 封裝： | 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFBGA-484 |
| 文件頁數(shù)： | 22/57頁 |
| 文件大?。?/td> | 1166K |
| 代理商： | CY39200Z484-167BBC |
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PRELIMINARY
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. **
Page 29 of 57
Switching Waveforms (continued)
Clock to Clock
INPUT REGISTER
CLOCK
MACROCELL
REGISTER CLOCK
tSCS
tICS
Delta39K-4
PT Clock to PT Clock
DATA
PT CLOCK
tSCS2PT
tMCSPT
Delta39K-5
INPUT
Asynchronous Reset/Preset
INPUT
tPRO
REGISTERED
OUTPUT
CLOCK
tPRR
tPRW
Delta39K-6
RESET/PRESET
Output Enable/Disable
GLOBAL CONTROL
tER
OUTPUTS
tEA
Delta39K-7
INPUT
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY39200Z676-167MBC | LOADABLE PLD, 8.5 ns, PBGA676 |
| CY39100V388B-125MGXC | LOADABLE PLD, 10 ns, PBGA388 |
| CY39100V388B-83MGXC | LOADABLE PLD, 15 ns, PBGA388 |
| CY39200V208-125NTXC | LOADABLE PLD, 10 ns, PQFP208 |
| CY39050V208-125NTXC | LOADABLE PLD, 10 ns, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY39200Z676-125BBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z676-125BBI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z676-125BGC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z676-125BGI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z676-125MBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
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