參數(shù)資料
型號(hào)： CY39200Z484-167BBC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： PLD
英文描述： LOADABLE PLD, 8.5 ns, PBGA484
封裝： 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFBGA-484
文件頁(yè)數(shù)： 20/57頁(yè)
文件大?。?/td> 1166K
代理商： CY39200Z484-167BBC
PRELIMINARY
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. **
Page 27 of 57
Channel Memory Timing Parameter Values
250
222
200
181
167
154
125
83
Unit
Parameter
Min.Max. Min.Max. Min.Max.Min.Max. Min. Max. Min. Max. Min. Max. Min. Max.
Dual-Port Asynchronous Mode Parameters
tCHMAA
9
101112
13
15
17
20
ns
tCHMPWE
5.0
5.5
6.0
6.5
7.0
8.0
10
12
ns
tCHMSA
1.6
1.8
2.0
2.2
2.5
2.8
3.2
4.0
ns
tCHMHA
0.8
0.9
1.0
1.1
1.2
1.5
1.8
2.0
ns
tCHMSD
5.0
5.5
6.0
6.5
7.0
8.0
10
12
ns
tCHMHD
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ns
tCHMBA
8.0
8.5
9.0
10.0
11.0
12.0
14.0
16.0
ns
Dual-Port Synchronous Mode Parameters
tCHMCYC1
9.0
9.5
10
11
13
15
20
ns
tCHMCYC2
4.2
4.6
5.0
5.4
5.8
6.2
7.4
10.6
ns
tCHMS
2.7
3.0
3.3
3.9
4.0
4.5
5.0
6.0
ns
tCHMH
0.0
ns
tCHMDV1
9.0
101112
13
15
17
20
ns
tCHMDV2
6.5
7.0
7.5
8.0
8.5
9.0
10
15
ns
tCHMBDV
8.0
8.5
9.0
10.0
11.0
12.0
14.0
16.0
ns
tCHMMACS1
8.0
8.5
9.0
10.0
11.0
12.0
14.0
16.0
ns
tCHMMACS2
4.0
4.5
5.0
5.5
6.0
7.0
8.0
10
ns
tMACCHMS1
4.2
4.6
5.0
5.4
5.8
6.5
7.6
9.0
ns
tMACCHMS2
6.0
6.5
7.0
7.7
8.0
9.0
10.0
13.0
ns
Synchronous FIFO Data Parameters
tCHMCLK
4.2
4.6
5.0
5.4
5.8
6.2
7.4
10.6
ns
tCHMFS
3.5
3.7
4.0
4.3
4.5
5.0
6.0
7.0
ns
tCHMFH
0.0
ns
tCHMFRDV
6.0
6.5
7.0
7.5
8.0
9.0
10.0
13.0
tCHMMACS
4.2
4.6
5.0
5.4
5.8
6.2
7.4
10.6
ns
tMACCHMS
4.2
4.6
5.0
5.4
5.8
6.2
7.4
10.6
ns
Synchronous FIFO Flag Parameters
tCHMFO
10.0
10.5
11
11.5
12
13
15
20
ns
tCHMMACF
8.0
8.5
9
9.5
10
11
13
17
ns
tCHMFRS
4.0
4.5
5.0
5.5
6.0
7.0
8.0
10
ns
tCHMFRSR
3.2
3.6
4.0
4.4
4.8
5.5
6.6
8.0
ns
tCHMFRSF
9.0
9.5
10.0
11.0
12.0
13.0
15.0
18.0
ns
tCHMSKEW1
1.6
1.8
2.0
2.2
2.4
2.6
3.2
4.0
ns
tCHMSKEW2
1.6
1.8
2.0
2.2
2.4
2.6
3.2
4.0
ns
tCHMSKEW3
4.2
4.6
5.0
5.4
5.8
6.2
7.4
10.6
ns
Internal Parameters
tCHMCHAA
6.0
6.5
7.0
7.5
8.0
9.0
10.0
13.0
ns
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CY39100V388B-83MGXC LOADABLE PLD, 15 ns, PBGA388
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