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參數(shù)資料
| 型號： | CY37064P44-154JXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | 5V, 3.3V, ISRTM High-Performance CPLDs |
| 中文描述： | EE PLD, 7.5 ns, PQCC44 |
| 封裝： | LEAD FREE, PLASTIC, LCC-44 |
| 文件頁數(shù)： | 18/64頁 |
| 文件大?。?/td> | 1798K |
| 代理商： | CY37064P44-154JXI |
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Ultra37000 CPLD Family
Document #: 38-03007 Rev. *D
Page 18 of 64
Product Term Clocking Parameters
t
COPT[13, 14, 15]
t
SPT
t
HPT
t
ISPT[13]
Product Term Clock or Latch Enable (PTCLK) to Output
Set-Up Time from Input to Product Term Clock or Latch Enable (PTCLK)
Register or Latch Data Hold Time
Set-Up Time for Buried Register used as an Input Register from Input to Product Term Clock or
Latch Enable (PTCLK)
Buried Register Used as an Input Register or Latch Data Hold Time
Product Term Clock or Latch Enable (PTCLK) to Output Delay (Through Logic Array)
Pipelined Mode Parameters
t
ICS[13]
Input Register Synchronous Clock (CLK
0
, CLK
1
, CLK
2
, or CLK
3
) to Output Register Synchronous
Clock (CLK
0
, CLK
1
, CLK
2
, or CLK
3
)
Operating Frequency Parameters
f
MAX1
f
MAX2
Maximum Frequency Data Path in Output Registered/Latched Mode (Lesser of 1/(t
WL
+ t
WH
),
1/(t
S
+ t
H
), or 1/t
CO
)
[5]
f
MAX3
f
MAX4
Maximum Frequency in Pipelined Mode (Lesser of 1/(t
CO
+ t
IS
), 1/t
ICS
, 1/(t
WL
+ t
WH
), 1/(t
IS
+ t
IH
),
or 1/t
SCS
)
[5]
Reset/Preset Parameters
t
RW
t
RR[13]
t
RO[13, 14, 15]
Asynchronous Reset to Output
t
PW
t
PR[13]
t
PO[13, 14, 15]
Asynchronous Preset to Output
User Option Parameters
t
LP
Low Power Adder
t
SLEW
Slow Output Slew Rate Adder
t
3.3IO
JTAG Timing Parameters
t
S JTAG
t
H JTAG
t
CO
JTAG
f
JTAG
ns
ns
ns
ns
t
IHPT
t
CO2PT[13, 14, 15]
ns
ns
ns
Maximum Frequency with Internal Feedback (Lesser of 1/t
SCS
, 1/(t
S
+ t
H
), or 1/t
CO
)
[5]
MHz
MHz
Maximum Frequency with External Feedback (Lesser of 1/(t
CO
+ t
S
) or 1/(t
WL
+ t
WH
)
[5]
MHz
MHz
Asynchronous Reset Width
[5]
Asynchronous Reset Recovery Time
[5]
ns
ns
ns
ns
ns
ns
Asynchronous Preset Width
[5]
Asynchronous Preset Recovery Time
[5]
ns
ns
ns
3.3V I/O Mode Timing Adder
[5]
Set-up Time from TDI and TMS to TCK
[5]
Hold Time on TDI and TMS
[5]
Falling Edge of TCK to TDO
[5]
Maximum JTAG Tap Controller Frequency
[5]
ns
ns
ns
ns
Switching Characteristics
Over the Operating Range (continued)
[12]
Parameter
Description
Unit
相關PDF資料 |
PDF描述 |
|---|---|
| CY37032VP44-100JXI | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY3732VP44-200BGXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY3764VP44-200BGXC | Aluminum Electrolytic Radial Leaded General Purpose Capacitor; Capacitance: 22000uF; Voltage: 16V; Case Size: 22x40 mm; Packaging: Bulk |
| CY37128VP44-200BGXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37256VP44-200BGXC | Aluminum Electrolytic Radial Leaded General Purpose Capacitor; Capacitance: 33uF; Voltage: 16V; Case Size: 25x50 mm; Packaging: Bulk |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| CY37064P44-200AC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37064P44-200AXC | 制造商:Rochester Electronics LLC 功能描述: 制造商:Cypress Semiconductor 功能描述: |
| CY37064P44-200JC | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 2K Gates 64 Macro Cells 200MHz 5V 44-Pin PLCC |
| CY37064P44-200JXC | 制造商:Rochester Electronics LLC 功能描述: 制造商:Cypress Semiconductor 功能描述: |
| CY37064P84-125JC | 功能描述:IC CPLD 64 MACROCELL 84-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - CPLD（復雜可編程邏輯器件） 系列:Ultra37000™ 標準包裝:40 系列:ispMACH® 4000C 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時間 tpd(1):5.0ns 電壓電源 - 內(nèi)部:1.65 V ~ 1.95 V 邏輯元件/邏輯塊數(shù)目:32 宏單元數(shù):512 門數(shù):- 輸入/輸出數(shù):128 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:176-LQFP 供應商設備封裝:176-TQFP（24x24） 包裝:托盤 |
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