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參數(shù)資料
| 型號(hào)： | C8051F920-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 297/330頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 32K FLASH 32-QFN |
| 產(chǎn)品培訓(xùn)模塊： | C8051F9xx Lower Power MCUs Serial Communication Overview |
| 視頻文件： | Designing for Low Power Operation |
| 特色產(chǎn)品： | C8051F91x/0x MCU Series Development Kit |
| 標(biāo)準(zhǔn)包裝： | 73 |
| 系列： | C8051F9xx |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測(cè)/復(fù)位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 24 |
| 程序存儲(chǔ)器容量： | 32KB（32K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 4.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 0.9 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 23x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 625 (CN2011-ZH PDF) |
| 配用： | 336-1473-ND - KIT DEV C8051F920,F921,F930,F931 |
| 其它名稱： | 336-1470 |
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Rev. 1.4
69
C8051F93x-C8051F92x
5.2.
Modes of Operation
ADC0 has a maximum conversion speed of 300 ksps. The ADC0 conversion clock (SARCLK) is a divided
version of the system clock when Burst Mode is disabled (BURSTEN = 0), or a divided version of the low
power oscillator when Burst Mode is enabled (BURSEN = 1). The clock divide value is determined by the
AD0SC bits in the ADC0CF register.
5.2.1. Starting a Conversion
A conversion can be initiated in one of five ways, depending on the programmed states of the ADC0 Start
of Conversion Mode bits (AD0CM2–0) in register ADC0CN. Conversions may be initiated by one of the fol-
lowing:
1. Writing a 1 to the AD0BUSY bit of register ADC0CN
2. A Timer 0 overflow (i.e., timed continuous conversions)
3. A Timer 2 overflow
4. A Timer 3 overflow
5. A rising edge on the CNVSTR input signal (pin P0.6)
Writing a 1 to AD0BUSY provides software control of ADC0 whereby conversions are performed "on-
demand". During conversion, the AD0BUSY bit is set to logic 1 and reset to logic 0 when the conversion is
complete. The falling edge of AD0BUSY triggers an interrupt (when enabled) and sets the ADC0 interrupt
flag (AD0INT). When polling for ADC conversion completions, the ADC0 interrupt flag (AD0INT) should be
used. Converted data is available in the ADC0 data registers, ADC0H:ADC0L, when bit AD0INT is logic 1.
When Timer 2 or Timer 3 overflows are used as the conversion source, Low Byte overflows are used if
Timer 2/3 is in 8-bit mode; High byte overflows are used if Timer 2/3 is in 16-bit mode. See “25. Timers” on
page 283 for timer configuration.
Important Note About Using CNVSTR:
The CNVSTR input pin also functions as Port pin P0.6. When the
CNVSTR input is used as the ADC0 conversion source, Port pin P0.6 should be skipped by the Digital
Crossbar. To configure the Crossbar to skip P0.6, set to 1 Bit 6 in register P0SKIP. See “21. Port Input/Out-
put” on page 216 for details on Port I/O configuration.
Important Note:
When operating the device in one-cell mode, there is an option available to automatically
synchronize the start of conversion with the quietest portion of the dc-dc converter switching cycle. Activat-
ing this option may help to reduce interference from internal or external power supply noise generated by
the dc-dc converter. Asserting this bit will hold off the start of an ADC conversion initiated by any of the
methods described above until the ADC receives a synchronizing signal from the dc-dc converter. The
delay in initiation of the conversion can be as much as one cycle of the dc-dc converter clock, which is
625 ns at the minimum dc-dc clock frequency of 1.6 MHz. For rev C and later C8051F93x-92x devices, the
synchronization feature also causes the dc-dc converter clock to be used as the ADC0 conversion clock.
The maximum conversion rate will be limited to approximately 170 ksps at the maximum dc-dc converter
clock rate of 3.2 MHz. In this mode, the ADC0 SAR Conversion Clock Divider must be set to 1 by setting
AD0SC[4:0] = 00000b in SFR register ADC0CF. To provide additional flexibility in minimizing noise, the
ADC0 conversion clock provided by the dc-dc converter can be inverted by setting the AD0CKINV bit in the
DC0CF register. For additional information on the synchronization feature, see the description of the SYNC
bit in “SFR Definition 16.1. DC0CN: DC-DC Converter Control” on page 181 and the description of the
AD0CKINV bit in “SFR Definition 16.2. DC0CF: DC-DC Converter Configuration” on page 182. This bit
must be set to 0 in two-cell mode for the ADC to operate.
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參數(shù)描述 |
|---|---|
| C8051F920-GMR | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F920-GQ | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F920-GQR | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F921 | 制造商:SILABS 制造商全稱:SILABS 功能描述:25 MIPS, 8 kB Flash, Ultra Low Power, Capacitive Sensing MCU |
| C8051F921-F-GM | 制造商:Silicon Laboratories Inc 功能描述:32KB,10ADC,24PIN MCU - Rail/Tube 制造商:Silicon Laboratories Inc 功能描述:MCU 32KB FLASH 10BIT ADC 24QFN |
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