參數(shù)資料
型號： C8051F920-GM
廠商： Silicon Laboratories Inc
文件頁數(shù)： 222/330頁
文件大小： 0K
描述： IC 8051 MCU 32K FLASH 32-QFN
產(chǎn)品培訓(xùn)模塊： C8051F9xx Lower Power MCUs
Serial Communication Overview
視頻文件： Designing for Low Power Operation
特色產(chǎn)品： C8051F91x/0x MCU Series Development Kit
標準包裝： 73
系列： C8051F9xx
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 24
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
RAM 容量： 4.25K x 8
電壓 - 電源 (Vcc/Vdd)： 0.9 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 23x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-VFQFN 裸露焊盤
包裝： 托盤
產(chǎn)品目錄頁面： 625 (CN2011-ZH PDF)
配用： 336-1473-ND - KIT DEV C8051F920,F921,F930,F931
其它名稱： 336-1470
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Rev. 1.4
299
C8051F93x-C8051F92x
25.3. Timer 3
Timer 3 is a 16-bit timer formed by two 8-bit SFRs: TMR3L (low byte) and TMR3H (high byte). Timer 3 may
operate in 16-bit auto-reload mode or (split) 8-bit auto-reload mode. The T3SPLIT bit (TMR2CN.3) defines
the Timer 3 operation mode. Timer 3 can also be used in Capture Mode to measure the external oscillator
source or the Comparator 1 period with respect to another oscillator. The ability to measure the
Comparator 1 period with respect to the system clock is makes using Touch Sense Switches very easy.
Timer 3 may be clocked by the system clock, the system clock divided by 12, external oscillator source
divided by 8, or Comparator 1 output. The external oscillator source divided by 8 and Comparator 1 output
is synchronized with the system clock.
25.3.1. 16-bit Timer with Auto-Reload
When T3SPLIT (TMR3CN.3) is zero, Timer 3 operates as a 16-bit timer with auto-reload. Timer 3 can be
clocked by SYSCLK, SYSCLK divided by 12, external oscillator clock source divided by 8, or Comparator 1
output. As the 16-bit timer register increments and overflows from 0xFFFF to 0x0000, the 16-bit value in
the Timer 3 reload registers (TMR3RLH and TMR3RLL) is loaded into the Timer 3 register as shown in
Figure 25.7, and the Timer 3 High Byte Overflow Flag (TMR3CN.7) is set. If Timer 3 interrupts are enabled
(if EIE1.7 is set), an interrupt will be generated on each Timer 3 overflow. Additionally, if Timer 3 interrupts
are enabled and the TF3LEN bit is set (TMR3CN.5), an interrupt will be generated each time the lower 8
bits (TMR3L) overflow from 0xFF to 0x00.
Figure 25.7. Timer 3 16-Bit Mode Block Diagram
SYSCLK
TMR3L
TMR3H
TMR3RLL TMR3RLH
Reload
TCLK
0
1
TR3
TM
R
3C
N
T3SPLIT
T3XCLK1
TF3CEN
TF3L
TF3H
T3XCLK0
TR3
Interrupt
TF3LEN
To ADC
CKCON
T
3
M
H
T
3
M
L
S
C
A
0
S
C
A
1
T
0
M
T
2
M
H
T
2
M
L
T
1
M
External Clock / 8
SYSCLK / 12
01
T3XCLK[1:0]
10
11
Comparator 1
SYSCLK / 12
00
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