參數(shù)資料
型號(hào)： C8051F332-GM
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 111/210頁(yè)
文件大?。?/td> 0K
描述： IC 8051 MCU 4KB FLASH 20QFN
產(chǎn)品培訓(xùn)模塊： Serial Communication Overview
標(biāo)準(zhǔn)包裝： 91
系列： C8051F33x
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 17
程序存儲(chǔ)器容量： 4KB（4K x 8）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 768 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-VFQFN 裸露焊盤(pán)
包裝： 管件
產(chǎn)品目錄頁(yè)面： 623 (CN2011-ZH PDF)
配用： 336-1451-ND - ADAPTER PROGRAM TOOLSTICK F330
其它名稱： 336-1266
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Rev. 1.7
203
C8051F330/1/2/3/4/5
Note that the 8-bit offset held in PCA0CPH2 is compared to the upper byte of the 16-bit PCA counter. This
offset value is the number of PCA0L overflows before a reset. Up to 256 PCA clocks may pass before the
first PCA0L overflow occurs, depending on the value of the PCA0L when the update is performed. The
total offset is then given (in PCA clocks) by Equation 19.6, where PCA0L is the value of the PCA0L register
at the time of the update.
Equation 19.6. Watchdog Timer Offset in PCA Clocks
The WDT reset is generated when PCA0L overflows while there is a match between PCA0CPH2 and
PCA0H. Software may force a WDT reset by writing a ‘1’ to the CCF2 flag (PCA0CN.2) while the WDT is
enabled.
19.3.2. Watchdog Timer Usage
To configure the WDT, perform the following tasks:
Disable the WDT by writing a ‘0’ to the WDTE bit.
Select the desired PCA clock source (with the CPS2
–CPS0 bits).
Load PCA0CPL2 with the desired WDT update offset value.
Configure the PCA Idle mode (set CIDL if the WDT should be suspended while the CPU is in Idle
mode).
Enable the WDT by setting the WDTE bit to ‘1’.
Write a value to PCA0CPH2 to reload the WDT.
The PCA clock source and Idle mode select cannot be changed while the WDT is enabled. The watchdog
timer is enabled by setting the WDTE or WDLCK bits in the PCA0MD register. When WDLCK is set, the
WDT cannot be disabled until the next system reset. If WDLCK is not set, the WDT is disabled by clearing
the WDTE bit.
The WDT is enabled following any reset. The PCA0 counter clock defaults to the system clock divided by
12, PCA0L defaults to 0x00, and PCA0CPL2 defaults to 0x00. Using Equation 19.6, this results in a WDT
timeout interval of 256 PCA clock cycles, or 3072 system clock cycles. Table 19.4 lists some example time-
out intervals for typical system clocks.
Offset
256
PCA0CPL2
256
PCA0L
–
+
=
相關(guān)PDF資料
PDF描述
C8051F300-GM IC 8051 MCU 8K FLASH 11QFN
USB-B1SMHSW6 CONN USB TYPE B R/A HORIZ SMD
USB-A2VSW6 CONN USB TYPE A DUAL VERTICAL
5788336-1 CONN USB VERT B RCPT
292303-7 CONN RCPT USB TYPE A SMT R/A
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
C8051F332-GMR 功能描述:8位微控制器 -MCU 4KB 10ADC 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
C8051F333 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal ISP Flash MCU Family
C8051F333-GM 功能描述:8位微控制器 -MCU 4KB 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
C8051F333-GMR 功能描述:8位微控制器 -MCU 4KB 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
C8051F334 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal ISP Flash MCU Family
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