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參數(shù)資料
| 型號： | C8051F300DK |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Mixed Signal ISP Flash MCU Family |
| 中文描述： | 混合信號ISP的閃存微控制器系列 |
| 文件頁數(shù)： | 6/310頁 |
| 文件大?。?/td> | 2478K |
| 代理商： | C8051F300DK |
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Page 6
DS007-0.4-NOV02
2002 Cygnal Integrated Products, Inc.
Advanced
Information
C8051F060/1/2/3
A
20.5.Serial Clock Timing ......................................................................................................240
20.6.SPI Special Function Registers .....................................................................................241
21. UART0..................................................................................................................................249
21.1.UART0 Operational Modes ..........................................................................................250
17.2.2. Configuring the Output Modes of the Port Pins..................................................20717.2.3. Configuring Port Pins as Digital Inputs...............................................................207
17.2.4. Weak Pull-ups......................................................................................................207
17.2.5. External Memory Interface..................................................................................208
18. CONTROLLER AREA NETWORK (CAN0)..................................................................213
18.1.Bosch CAN Controller Operation.................................................................................215
18.2.CAN Registers...............................................................................................................216
18.2.1. CAN Controller Protocol Registers.....................................................................216
18.2.2. Message Object Interface Registers.....................................................................216
18.2.3. Message Handler Registers..................................................................................216
18.2.4. CIP-51 MCU Special Function Registers............................................................217
18.2.5. Using CAN0ADR, CAN0DATH, and CANDATL To Access CAN Registers .217
18.2.6. CAN0ADR Autoincrement Feature.....................................................................217
19. SYSTEM MANAGEMENT BUS / I2C BUS (SMBUS0).................................................223
19.1.Supporting Documents..................................................................................................224
19.2.SMBus Protocol.............................................................................................................224
19.2.1. Arbitration............................................................................................................225
19.2.2. Clock Low Extension...........................................................................................225
19.2.3. SCL Low Timeout...............................................................................................225
19.2.4. SCL High (SMBus Free) Timeout.......................................................................225
19.3.SMBus Transfer Modes.................................................................................................226
19.3.1. Master Transmitter Mode ....................................................................................226
19.3.2. Master Receiver Mode.........................................................................................226
19.3.3. Slave Transmitter Mode.......................................................................................227
19.3.4. Slave Receiver Mode...........................................................................................227
19.4.SMBus Special Function Registers...............................................................................228
19.4.1. Control Register...................................................................................................228
19.4.2. Clock Rate Register.............................................................................................230
19.4.3. Data Register........................................................................................................231
19.4.4. Address Register..................................................................................................231
19.4.5. Status Register .....................................................................................................232
20. ENHANCED SERIAL PERIPHERAL INTERFACE (SPI0).........................................235
20.1.Signal Descriptions........................................................................................................236
20.1.1. Master Out, Slave In (MOSI) ..............................................................................236
20.1.2. Master In, Slave Out (MISO) ..............................................................................236
20.1.4. Slave Select (NSS)...............................................................................................236
20.2.SPI0 Master Mode Operation........................................................................................237
20.3.SPI0 Slave Mode Operation..........................................................................................239
相關PDF資料 |
PDF描述 |
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