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參數資料
| 型號： | C161U |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Embedded C166 with USB, USART and SSC |
| 中文描述： | 嵌入式的C166使用USB，USART和南南合作 |
| 文件頁數： | 326/469頁 |
| 文件大?。?/td> | 7055K |
| 代理商： | C161U |
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C161U
USB Interface Controller
Data Sheet
326
2001-04-19
The device SW provides a new packet by setting up the new source and destination
pointer within the EPEC. Since the packet length of the last packet is either 0 or less than
the maximum defined packet length, the EPEC provides a 10-bit byte counter. After
reaching its terminal count value, the EPEC stops transferring data, sets the
EPEC_DONEn pulse signalizing to the USB core the end of packet and sets the EPEC
interrupt. The counter will be loaded by SW for each packet to be transmitted.
The new packet transfer is started by setting the EPEC_STARTn bit in the EPEC register
EPEC_CMD. This bit will enable the word transfer request USBD_INT_TXREQ
generated by the Transmit FIFO.
Whether the last EPEC transfer was a word or byte transfer will be handled by the EPEC
for transmit data.
By this mechanism only a minimum of SW transaction will be required which guarantees
minimum latency times for the UDC handshake procedure.
OUT Transactions (Host to Device: RX)
The host transmits device data by using the OUT transaction. The OUT transaction
mechanism handled by the device HW/SW is shown in
Figure 104
.
Since the UDC requests data handshake from the application within 4 UDC clock cycles
(@12MHz) the SW has to provide the next empty receive buffer to the Receive FIFO in
time, in order to prevent the FIFO from overflow resulting in a NACK to the host. This can
be achieved by either polling for the USBD_RXDONEn bit for being asserted, indicating
an empty Receive FIFO or by providing the next receive buffer as soon as the previous
packet has been received completely using the interrupt USBD_INT_RXDONE directly.
The USBD provides a 10-bit byte counter USBD_RXBYTECNTn for each endpoint
Receive FIFO counting the data strobe pulses asserted by the UDC. A completed packet
transfer over the application bus (either XferAck or XferNack) will stop the byte counter
and the counter value will be copied into the USBD_RXBYTECNTn register along with
a packet status information (e.g. packet valid). As soon as the complete packet has been
transferred by the EPEC, an endpoint receive interrupt USBD_INT_RXDONE will be
generated.
A new packet can only be received if the RX FIFO is empty, i.e. the EPEC has transfered
the last byte/word. The next packet cannot be accepted by the very same Receive FIFO
until the counter value has been cleared by a CPU read access. Therefore, once the
counter is read and cleared the EPEC is enabled again, the SW has to load the EPEC
with a new source and destination pointers
before
reading the counter register. This will
enable the word transfer request USBD_INT_RXREQ generated by the Receive FIFO
and EPEC starts transferring words.
相關PDF資料 |
PDF描述 |
|---|---|
| C161 | 16-Bit Single-Chip Microcontroller |
| C163-L | 16-bit CMOS Single-Chip Microcontroller |
| C164CI-8E | 16-bit microcontrollers(16位微控制器) |
| C164CI | 16-bit CMOS Single-Chip Microcontroller |
| C164CL | 16-Bit Single-Chip Microcontroller |
相關代理商/技術參數 |
參數描述 |
|---|---|
| C161U_02 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Embedded C166 with USB, USART and SSC SAF C161U-LF, Version 1.3 |
| C161V | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:16-Bit CMOS Single-Chip Microcontrollers |
| C161V_96 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:16-Bit CMOS Single-Chip Microcontrollers |
| C162 | 制造商:TE CONNECTIVITY 功能描述:AMP1658614-3 & AMP747275-3 CONN & STR RLF BULK PKG |
| C162 BK088 | 制造商:Alpha Wire Company 功能描述:LACING TAPE POLY WAX BLACK 500' |
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