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參數(shù)資料
| 型號： | AX500-PQG208I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 224/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 208QFP |
| 標準包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 115 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
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Detailed Specifications
2- 50
R e v i sio n 1 8
Differential Standards
Physical Implementation
Implementing differential I/O standards requires the configuration of a pair of external I/O pads, resulting
in a single internal signal. To facilitate construction of the differential pair, a single I/O Cluster contains the
resources for a pair of I/Os. Configuration of the I/O Cluster as a differential pair is handled by Designer
software when the user instantiates a differential I/O macro in the design.
Differential I/Os can also be used in conjunction with the embedded Input Register (InReg), Output
Register (OutReg), Enable Register (EnReg), and Double Data Rate (DDR). However, there is no
support for bidirectional I/Os or tristates with these standards.
LVDS
Low-Voltage Differential Signal (ANSI/TIA/EIA-644) is a high-speed, differential I/O standard. It requires
that one data bit is carried through two signal lines, so two pins are needed. It also requires an external
resistor termination. The voltage swing between these two signal lines is approximately 350 mV.
The LVDS circuit consists of a differential driver connected to a terminated receiver through a constant-
impedance transmission line. The receiver is a wide-common-mode-range differential amplifier. The
common-mode range is from 0.2 V to 2.2 V for a differential input with 400 mV swing.
To implement the driver for the LVDS circuit, drivers from two adjacent I/O cells are used to generate the
differential signals (note that the driver is not a current-mode driver). This driver provides a nominal
constant current of 3.5 mA. When this current flows through a 100
Ω termination resistor on the receiver
side, a voltage swing of 350 mV is developed across the resistor. The direction of the current flow is
controlled by the data fed to the driver.
An external-resistor network (three resistors) is needed to reduce the voltage swing to about 350 mV.
Therefore, four external resistors are required, three for the driver and one for the receiver.
Figure 2-25 LVDS Board-Level Implementation
140
Ω
100
Ω
ZO = 50
Ω
ZO = 50
Ω
165
Ω
165
Ω
+
–
P
N
P
N
INBUF_LVDS
OUTBUF_LVDS
FPGA
Table 2-56 DC Input and Output Levels
DC Parameter
Description
Min.
Typ.
Max.
Units
VCCI1
Supply Voltage
2.375
2.5
2.625
V
VOH
Output High Voltage
1.25
1.425
1.6
V
VOL
Output Low Voltage
0.9
1.075
1.25
V
VODIFF
Differential Output Voltage
250
350
450
mV
VOCM
Output Common Mode Voltage
1.125
1.25
1.375
V
VICM2
Input Common Mode Voltage
0.2
1.25
2.2
V
Notes:
1. ±5%
2. Differential input voltage = ±350 mV.
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