參數(shù)資料
型號(hào)： AX500-PQG208I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 101/262頁(yè)
文件大小： 0K
描述： IC FPGA AXCELERATOR 500K 208QFP
標(biāo)準(zhǔn)包裝： 24
系列： Axcelerator
邏輯元件/單元數(shù)： 5376
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 115
門數(shù)： 500000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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Axcelerator Family FPGAs
Re vi s i on 18
2-5
Poutputs = PI/O * po * Fpo
Pmemory = P11 * Nblock * FRCLK + P12 * Nblock * FWCLK
PPLL = P13 * FCLK
Power Estimation Example
This example employs an AX1000 shift-register design with 1,080 R-cells, one C-cell, one reset input,
and one LVTTL 12 mA output, with high slew.
This design uses one HCLK at 100 MHz.
Cload = the output load (technology dependent)
VCCI = the output voltage (technology dependent)
po
= the number of outputs
Fpo
= the average output frequency
Nblock = the number of RAM/FIFO blocks (1 block = 4k)
FRCLK = the read-clock frequency of the memory
FWCLK = the write-clock frequency of the memory
FRefCLK = the clock frequency of the clock input of the PLL
FCLK
= the clock frequency of the first clock output of the PLL
ms =
1,080 (in a shift register - 100% of R-cells are toggling at each clock cycle)
Fs
=
100 MHz
s
=
1080
=> PHCLK = (P1 + P2 * s + P3 * sqrt[s]) * Fs = 79 mW
and Fs = 100 MHz
=> PR-cells = P7 * ms * Fs = 173 mW
mc =
1 (1 C-cell in this shift-register)
and Fs = 100 MHz
=> PC-cells = P8 * mc * Fs = 0.14 mW
Fpi ~ 0 MHz
and pi= 1 (1 reset input => this is why Fpi=0)
=> Pinputs = P9 * pi * Fpi = 0 mW
Fpo = 50 MHz
and po = 1
=> Poutputs = PI/O * po * Fpo= 27.10 mW
No RAM/FIFO in this shift-register
=> Pmemory = 0 mW
No PLL in this shift-register
=> PPLL = 0 mW
Pac = PHCLK + PCLK + PR-cells + PC-cells + Pinputs + Poutputs + Pmemory + PPLL = 276 mW
Pdc = 7.5mA * 1.5V = 11.25 mW
Ptotal = Pdc + Pac = 11.25 mW + 276mW = 290.30 mW
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