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參數(shù)資料
| 型號(hào)： | AX125-FGG256I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 228/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 256FBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 138 |
| 門數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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Detailed Specifications
2- 54
R e v i sio n 1 8
Module Specifications
C-Cell
Introduction
The C-cell is one of the two logic module types in the AX architecture. It is the combinatorial logic
resource in the Axcelerator device. The AX architecture implements a new combinatorial cell that is an
extension of the C-cell implemented in the SX-A family. The main enhancement of the new C-cell is the
addition of carry-chain logic.
The C-cell can be used in a carry-chain mode to construct arithmetic functions. If carry-chain logic is not
required, it can be disabled.
The C-cell features the following (Figure 2-27):
Eight-input MUX (data: D0-D3, select: A0, A1, B0, B1). User signals can be routed to any one of
these inputs. Any of the C-cell inputs (D0-D3, A0, A1, B0, B1) can be tied to one of the four routed
clocks (CLKE/F/G/H).
Inverter (DB input) can be used to drive a complement signal of any of the inputs to the C-cell.
A carry input and a carry output. The carry input signal of the C-cell is the carry output from the C-
cell directly to the north.
Carry connect for carry-chain logic with a signal propagation time of less than 0.1 ns.
A hardwired connection (direct connect) to the adjacent R-cell (Register Cell) for all C-cells on the
east side of a SuperCluster with a signal propagation time of less than 0.1 ns.
This layout of the C-cell (and the C-cell Cluster) enables the implementation of over 4,000 functions of up
to five bits. For example, two C-cells can be used together to implement a four-input XOR function in a
single cell delay.
The carry-chain configuration is handled automatically for the user with Microsemi's extensive macro
library (please see the Antifuse Macro Library Guide for a complete listing of available Axcelerator
macros).
Figure 2-27 C-Cell
1
0
D1 D3
B1
B0
D0 D2
DB
A1
A0
CFN FCI
FCO Y
0
1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| AX125-FGG324I | 功能描述:IC FPGA AXCELERATOR 125K 324FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17） |
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