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參數(shù)資料
| 型號(hào)： | AX125-FG324I |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 174/262頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 324FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 168 |
| 門(mén)數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 324-BGA |
| 供應(yīng)商設(shè)備封裝： | 324-FBGA（19x19） |
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Re vi s i on 18
4-1
4 – Datasheet Information
List of Changes
The following table lists critical changes that were made in the current version of the document.
Revision
Changes
Page
Revision 18
(March 2012)
Table 2-1 Absolute Maximum Ratings was updated to correct the maximum
DC core supply voltage (VCCA) from 1.6 V to 1.7 V (SAR 36786). The
maximum input voltage (VI) was corrected from 3.75 V to 4.1 V (SAR 35419).
Values for tristate leakage current IOZ, and IIH and IIL were added to Table 2-3
Standby Current (SARs 35774, 32021).
Figure 2-2 VCCPLX and VCOMPLX Power Supply Connect was updated to
correct the units for the resistance from "W" to
Ω (SAR 36415).
In the Introduction to the "User I/Os" section, the following sentence was added
to clarify the slew rate setting (SAR 34943):
The slew rate setting is effective for both rising and falling edges.
Figure 2-3 Use of an External Resistor for 5 V Tolerance was revised to show
the VCCI and GND clamp diodes. The explanatory text above the figure was
revised as well (SAR 34942).
EQ 3 for 5 V tolerance was corrected to change Vdiode from 0.6 V to 0.7 V
(SAR 36786).
Additional information was added to the "Using the Weak Pull-Up and Pull-Down
Circuits" section to clarify how the weak pull-up and pull-down resistors are
physically implemented (SAR 34945).
changed from "Input capacitance on clock pin" to "Input capacitance on HCLK
and RCLK pin" (SAR 34944).
Table 2-19 I/O Input Rise Time and Fall Time* is new (SAR 34942).
The minimum VIL for 1.5 V LVCMOS and PCI was corrected from –0.5 to –0.3 in
Levels (SAR 34358).
Support for simulating the GCLR/ GPSET feature in the Axcelerator Family was
added in Libero software v9.0 SPI1. Reference to the section explaining this in
the Antifuse Macro Library Guide was added to the "R-Cell" section (SAR
26413).
The enable signal in Figure 2-32 R-Cell Delays was corrected to show it is
active low rather than active high (SAR 34946).
Revision 17
(September 2011)
The versioning system for datasheets has been changed. Datasheets are
assigned a revision number that increments each time the datasheet is revised.
The "Axcelerator Family Device Status" table indicates the status for each
device in the device family.
"Security" section were revised to clarify that although no existing security
measures can give an absolute guarantee, Microsemi FPGAs implement the
best security available in the industry (SAR 32865).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AX125-1FG324 | IC FPGA AXCELERATOR 125K 324FBGA |
| 10350-3210-000 | CONN JUNCTION SHELL 50POS STRGT |
| CAT93C56VI-GT3 | IC EEPROM 2KBIT 2MHZ 8SOIC |
| 3357-9225 | BACKSHELL 25 POS |
| AYM31DTBT | CONN EDGECARD 62POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AX125-FG896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-FG896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-FG896I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-FG896M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-FG896PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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