參數資料
| 型號： | ATMEGA169P-16MCHR |
| 廠商： | Atmel |
| 文件頁數： | 94/274頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU AVR 16KB FLASH 16MHZ 64-VQFN |
| 產品培訓模塊： | MCU Product Line Introduction megaAVR Introduction |
| 標準包裝： | 4,000 |
| 系列： | AVR® ATmega |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 16MHz |
| 連通性： | SPI，UART/USART，USI |
| 外圍設備： | 欠壓檢測/復位，LCD，POR，PWM，WDT |
| 輸入/輸出數： | 54 |
| 程序存儲器容量： | 16KB（8K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 512 x 8 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數據轉換器： | A/D 8x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-VQFN 雙排裸露焊盤 |
| 包裝： | 帶卷 (TR) |
| 配用： | ATSTK600-ND - DEV KIT FOR AVR/AVR32 ATAVRBFLY-ND - KIT EVALUATION AVR BUTTERFLY ATSTK502-ND - MOD EXPANSION AVR STARTER 500 ATSTK500-ND - PROGRAMMER AVR STARTER KIT |
| 其它名稱： | ATMEGA169P-16MCHR SL383 ATMEGA169P-16MCHR-ND ATMEGA169P-16MCHRTR |
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2005 Microchip Technology Inc.
Preliminary
DS41265A-page 181
PIC16F946
14.13 Master Mode
Master mode of operation is supported in firmware
using interrupt generation on the detection of the Start
and Stop conditions. The Stop (P) and Start (S) bits are
cleared from a Reset or when the SSP module is dis-
abled. The Stop (P) and Start (S) bits will toggle based
on the Start and Stop conditions. Control of the I2C bus
may be taken when the P bit is set or the bus is idle and
both the S and P bits are clear.
In Master mode, the SCL and SDA lines are manipu-
lated by clearing the corresponding TRISC<6:7> bit(s).
The output level is always low, irrespective of the
value(s) in PORTC<6:7>. So when transmitting data, a
‘1’ data bit must have the TRISC<7> bit set (input) and
a ‘0’ data bit must have the TRISC<7> bit cleared (out-
put). The same scenario is true for the SCL line with the
TRISC<6> bit. Pull-up resistors must be provided
externally to the SCL and SDA pins for proper opera-
tion of the I2C module.
The following events will cause the SSP Interrupt Flag
bit, SSPIF, to be set (SSP Interrupt will occur if
enabled):
Start condition
Stop condition
Data transfer byte transmitted/received
Master mode of operation can be done with either the
Slave mode idle (SSPM<3:0> = 1011), or with the
Slave active. When both Master and Slave modes are
enabled, the software needs to differentiate the
source(s) of the interrupt.
14.14 Multi-Master Mode
In Multi-Master mode, the interrupt generation on the
detection of the Start and Stop conditions, allows the
determination of when the bus is free. The Stop (P)
and Start (S) bits are cleared from a Reset or when the
SSP module is disabled. The Stop (P) and Start (S)
bits will toggle based on the Start and Stop conditions.
Control of the I2C bus may be taken when bit P
(SSPSTAT<4>) is set, or the bus is idle and both the S
and P bits clear. When the bus is busy, enabling the
SSP Interrupt will generate the interrupt when the Stop
condition occurs.
In Multi-Master operation, the SDA line must be moni-
tored to see if the signal level is the expected output
level. This check only needs to be done when a high
level is output. If a high level is expected and a low
level is present, the device needs to release the SDA
and SCL lines (set TRISC<6:7>). There are two
stages where this arbitration can be lost, these are:
Address Transfer
Data Transfer
When the slave logic is enabled, the slave continues
to receive. If arbitration was lost during the address
transfer stage, communication to the device may be in
progress. If addressed, an ACK pulse will be gener-
ated. If arbitration was lost during the data transfer
stage, the device will need to re-transfer the data at a
later time.
14.14.1
CLOCK SYNCHRONIZATION AND
THE CKP BIT
When the CKP bit is cleared, the SCL output is forced
to ‘0’; however, setting the CKP bit will not assert the
SCL output low until the SCL output is already sampled
low. Therefore, the CKP bit will not assert the SCL line
until an external I2C master device has already
asserted the SCL line. The SCL output will remain low
until the CKP bit is set and all other devices on the I2C
bus have deasserted SCL. This ensures that a write to
the CKP bit will not violate the minimum high time
requirement for SCL (see Figure 14-12).
相關PDF資料 |
PDF描述 |
|---|---|
| 2-1546217-0 | TERM BLK RCPT 20POS SIDE 5.08MM |
| 1-1546217-9 | TERM BLK RCPT 19POS SIDE 5.08MM |
| 1-1546217-8 | TERM BLK RCPT 18POS SIDE 5.08MM |
| 1-1546217-7 | TERM BLK RCPT 17POS SIDE 5.08MM |
| 1-1546217-6 | TERM BLK RCPT 16POS SIDE 5.08MM |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ATMEGA169P-16MCU | 功能描述:8位微控制器 -MCU AVR 16KB, 512B EE 16MHz 1KB SRAM, 5V RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數據總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數據 RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| ATMEGA169P-16MU | 功能描述:8位微控制器 -MCU AVR 16K FLASH 512B EE 1K SRAM LCD ADC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數據總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數據 RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| ATMEGA169P-16MU SL383 | 制造商:Atmel Corporation 功能描述:MCU 8BIT ATMEGA RISC 16KB FLASH 3.3V/5V 64PIN MLF - Tape and Reel |
| ATMEGA169P-16MUR | 功能描述:8位微控制器 -MCU AVR LCD 16KB FLSH EE 512B 1KB SRAM-16MHZ RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數據總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數據 RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| ATMEGA169P-8AU | 制造商:ATMEL 制造商全稱:ATMEL Corporation 功能描述:Microcontroller with 16K Bytes In-System Programmable Flash |
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