參數(shù)資料
型號： ATF2500C-20JI
廠商： Atmel
文件頁數(shù)： 19/24頁
文件大?。?/td> 0K
描述： IC CPLD EE 20NS 44PLCC
標(biāo)準(zhǔn)包裝： 27
系列： ATF2500C(L)
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 20.0ns
電壓電源 - 內(nèi)部： 4.5 V ~ 5.5 V
宏單元數(shù)： 24
輸入/輸出數(shù)： 24
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 44-PLCC
包裝： 管件
4
0777K–PLD–1/24/08
ATF2500C
4.
Power-up Reset
The registers in the ATF2500Cs are designed to reset during power-up. At a point delayed
slightly from V
CC crossing VRST, all registers will be reset to the low state. The output state will
depend on the polarity of the output buffer.
This feature is critical for state as nature of reset and the uncertainty of how V
CC actually rises in
the system, the following conditions are required:
1.
The V
CC rise must be monotonic,
2.
After reset occurs, all input and feedback setup times must be met before driving the
clock pin or terms high, and
3.
The clock pin, and any signals from which clock terms are derived, must remain stable
during t
PR.
Figure 4-1.
Power-up Reset Waveform
Table 4-1.
Power-up Reset
Parameter
Description
Typ
Max
Units
t
PR
Power-up Reset Time
600
1000
ns
V
RST
Power-up Reset Voltage
3.8
4.5
V
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PDF描述
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參數(shù)描述
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