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參數(shù)資料
| 型號： | AT89LP828-20JU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 142/149頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8051 8K FLASH SPI 32PLCC |
| 產(chǎn)品培訓(xùn)模塊： | MCU Product Line Introduction |
| 標準包裝： | 32 |
| 系列： | 89LP |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 30 |
| 程序存儲器容量： | 8KB（8K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 1K x 8 |
| RAM 容量： | 768 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LCC（J 形引線） |
| 包裝： | 管件 |
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92
3654A–MICRO–8/09
AT89LP428/828
Figure 17-1. SPI Block Diagram
The interconnection between master and slave CPUs with SPI is shown in Figure 17-2. The four
pins in the interface are Master-In/Slave-Out (MISO), Master-Out/Slave-In (MOSI), Shift Clock
(SCK), and Slave Select (SS). The SCK pin is the clock output in master mode, but is the clock
input in slave mode. The MSTR bit in SPCR determines the directions of MISO and MOSI. Also
notice that MOSI connects to MOSI and MISO to MISO. By default SS/P1.4 is an input to both
master and slave devices.
In slave mode, SS must be driven low to select an individual device as a slave. When SS is held
low, the SPI is activated, and MISO becomes an output if configured by the user. All other pins
are inputs. When SS is driven high, all pins are inputs, and the SPI is passive, which means that
it will not receive incoming data. Note that the SPI logic will be reset once the SS pin is driven
high. The SS pin is useful for packet/byte synchronization to keep the slave bit counter synchro-
nous with the master clock generator. When the SS pin is driven high, the SPI slave will
immediately reset the send and receive logic, and drop any partially received data in the Shift
Register.The slave may ignore SS by setting its SSIG bit in SPSR. When SSIG = 1, the slave is
always enabled and operates in 3-wire mode. However, the slave output on MISO may still be
disabled by setting DISSO=1.
Oscillator
8-bit Shift Register
Read Data Buffer
Pin
Control
Logic
SPI Control
SPI Status Register
SPI Interrupt
Request
Internal
Data Bus
Select
SPI Clock (Master)
Divider
÷4/÷8/÷32/÷64
SPI Control Register
8
SPIF
WCOL
SPR1
MSTR
TSCK
Clock
Logic
MSB
S
M
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
MSTR
SPE
DORD
LSB
S
M
S
MISO
P1.6
MOSI
P1.5
SCK
1.7
SS
P1.4
SPR0
SPE
Write Data Buffer
MODF
TXE
ENH
TSCK
0
1
T1 OVF
DISSO
SSIG
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