參數(shù)資料
型號(hào)： AS9C25256M2018L-166FI
廠商： ALLIANCE SEMICONDUCTOR CORP
元件分類： DRAM
英文描述： TERM. F/O CABLE ST-SC/ DPLX/RISER/1M/ORANGE
中文描述： 256K X 18 DUAL-PORT SRAM, 10 ns, PBGA208
封裝： FBGA-208
文件頁(yè)數(shù)： 19/30頁(yè)
文件大小： 1100K
代理商： AS9C25256M2018L-166FI
AS9C25512M2018L
AS9C25256M2018L
9/24/04, v.1.2
Alliance Semiconductor
P. 19 of 30
Collision timing waveform
[2]
Notes:
1. Parameters t
CYC
,t
CH
and t
CL
are different in Flow-through and Pipeline mode of operation and can be different for different ports (Refer AC Timing characteristics).
2. Chip Selected (CE0 = L and CE1 =H). True for both ports.
3. Address indicated is the Internal Address used and is dependent on the Address counter control inputs for that cycle.
4. “Am” refers to matched address. “Aa” and “Ab” refer to any other valid address.
5. During address collision the data validity is guaranteed only if t
CCO
is greater than the minimum specified (Refer AC timing characteristics).
CLK
A
ADDRESS
A[3]
R/W
A
Am
Aa
Am
Aa
Aa
Am
Aa
Am
Am
Am
Am
Aa
COL
A
CLK
B
ADDRESS
B[3]
R/W
B
Am
Ab
Am
Ab
Ab
Am
Ab
Am
Am
Am
Am
Ab
COL
B
t
CH[1]
t
CYC[1]
t
CL[1]
t
WS
t
WH
t
AS
t
AH
t
CH[1]
t
CL[1]
t
CYC[1]
t
AS
t
AH
t
WS
t
WH
t
CCO
t
SCOL
t
RCOL
t
SCOL
t
RCOL
Don’t care
[5]
[4]
[4]
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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