參數(shù)資料
型號(hào)： AS7C1026B-20JIN
廠商： ALLIANCE SEMICONDUCTOR CORP
元件分類(lèi)： DRAM
英文描述： 5 V 64K X 16 CMOS SRAM
中文描述： 64K X 16 STANDARD SRAM, 20 ns, PDSO44
封裝： 0.400 INCH, PLASTIC, LEAD FREE, SOJ-44
文件頁(yè)數(shù)： 5/10頁(yè)
文件大小： 122K
代理商： AS7C1026B-20JIN
AS7C1026B
3/26/04, v 1.3
Alliance Semiconductor
P. 5 of 10
Read waveform 2 (OE, CE, UB, LB controlled)
3,6,8,9
Write cycle (over the operating range)
11
Parameter
Symbol
t
WC
t
CW
t
AW
t
AS
t
WP
t
WR
t
AH
t
DW
t
DH
t
WZ
t
OW
t
BW
-10
-12
-15
-20
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Notes
Min Max Min Max Min Max Min Max
10
–
12
–
8
–
9
–
8
–
9
–
0
–
0
–
7
–
8
–
0
–
0
–
0
–
0
–
5
–
6
–
0
–
0
–
–
5
–
6
1
–
1
–
7
–
8
–
Write cycle time
Chip enable (CE) to write end
Address setup to write end
Address setup time
Write pulse width
Write recovery time
Address hold from end of write
Data valid to write end
Data hold time
Write enable to output in high Z
Output active from write end
Byte select low to end of write
15
10
10
0
9
0
0
8
0
–
1
9
–
–
–
–
–
–
–
–
–
7
–
–
20
12
12
0
12
0
0
10
0
-
2
9
-
-
-
-
-
-
-
-
-
8
-
-
5
4, 5
4, 5
Data valid
t
RC
t
AA
t
BLZ
t
BA
t
OE
t
OLZ
t
OH
t
OHZ
t
HZ
t
BHZ
t
ACE
t
LZ
Address
OE
CE
LB, UB
Data
IN
相關(guān)PDF資料
PDF描述
AS7C1026B 5 V 64K X 16 CMOS SRAM
AS7C1026B-12TIN 5 V 64K X 16 CMOS SRAM
AS7C1026B-15JC High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-PDIP -55 to 125
AS7C1026B-15JCN High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-PDIP -55 to 125
AS7C1026B-15JI High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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AS7C1026B-20TI 制造商:ALSC 制造商全稱:Alliance Semiconductor Corporation 功能描述:5 V 64K X 16 CMOS SRAM
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