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參數(shù)資料
| 型號： | AGLP060V2CS289I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1584 CLBS, 60000 GATES, PBGA289 |
| 封裝： | 14 X 14 MM , 1.2 MM HEIGHT, 0.8 MM PITCH, CSP-289 |
| 文件頁數(shù)： | 102/128頁 |
| 文件大小： | 4383K |
| 代理商： | AGLP060V2CS289I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁當(dāng)前第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
IGLOO PLUS Low Power Flash FPGAs
Re vi s i on 11
2 - 61
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-90 IGLOO PLUS CCC/PLL Specification
For IGLOO PLUS V2 or V5 devices, 1.5 V DC Core Supply Voltage
Parameter
Min.
Typ.
Max.
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
250
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
250
MHz
Delay Increments in Programmable Delay Blocks 1, 2
360
ps
Number of Programmable Values in Each Programmable Delay Block
32
Serial Clock (SCLK) for Dynamic PLL3,4
Input Cycle-to-Cycle Jitter (peak magnitude)
100
MHz
Acquisition Time
LockControl = 0
300
s
LockControl = 1
6.0
ms
Tracking Jitter5
LockControl = 0
2.5
LockControl = 1
1.5
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1, 2
1.25
15.65
ns
Delay Range in Block: Programmable Delay 2 1, 2
0.469
15.65
ns
Delay Range in Block: Fixed Delay 1, 2
3.5
ns
VCO Output Peak-to-Peak Period Jitter FCCC_OUT
6
Maximum Peak-to-Peak Period Jitter6,7,8
SSO
≤ 2 SSO ≤ 4
SSO
≤ 8
SSO
≤ 16
0.75 MHz to 50 MHz
0.50%
0.60%
0.80%
1.20%
50 MHz to 250 MHz
2.50%
4.00%
6.00%
12.00%
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 and Table 2-7 on page 2-7 for deratings.
2. TJ = 25°C, VCC = 1.5 V
3. Maximum value obtained for a STD speed grade device in Worst Case Commercial Conditions. For specific junction
temperature and voltage supply, refer to Table 2-6 on page 2-6 and Table 2-7 on page 2-7 for derating values.
4. The AGLP030 device does not support a PLL.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL input clock
edge. Tracking jitter does not measure the variation in PLL output period, which is covered by the period jitter
parameter.
6. VCO output jitter is calculated as a percentage of the VCO frequency. The jitter (in ps) can be calculated by multiplying
the VCO period by the per cent jitter. The VCO jitter (in ps) applies to CCC_OUT regardless of the output divider
settings. For example, if the jitter on VCO is 300 ps, the jitter on CCC_OUT is also 300 ps, regardless of the output
divider settings.
7. Measurements done with LVTTL 3.3 V 8 mA I/O drive strength and high slew rate, VCC/VCCPLL = 1.14 V,
VCCI = 3.3 V, VQ/PQ/TQ type of packages, 20 pF load.
8. SSO are outputs that are synchronous to a single clock domain and have clock-to-out times that are within ±200 ps of
each other.Switching I/Os are placed outside of the PLL bank. Refer to the "ProASIC3/E SSO and Pin Placement
Guidelines" chapter of the ProASIC3 FPGA Fabric User’s Guide.
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PDF描述 |
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